JPS61199657A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61199657A JPS61199657A JP60041654A JP4165485A JPS61199657A JP S61199657 A JPS61199657 A JP S61199657A JP 60041654 A JP60041654 A JP 60041654A JP 4165485 A JP4165485 A JP 4165485A JP S61199657 A JPS61199657 A JP S61199657A
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- silicon layer
- capacitors
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にキャパシタ容量を
増大せしめた１トランジスタ・１キヤバシ夛構造のダイ
ナミック型ランダムアクセスメモリ ＣＤ−ＲＡＭ）セ
ルに関する。
増大せしめた１トランジスタ・１キヤバシ夛構造のダイ
ナミック型ランダムアクセスメモリ ＣＤ−ＲＡＭ）セ
ルに関する。
情報処理装置の機能拡大に伴い、該情報処理装置に具備
せしめられるＤ−ＲＡＭも大規模化されて来ており、該
情報処理装置の拡大を抑止するために、該Ｄ−ＲＡＭの
高密度高集積化が急速に進められている。
せしめられるＤ−ＲＡＭも大規模化されて来ており、該
情報処理装置の拡大を抑止するために、該Ｄ−ＲＡＭの
高密度高集積化が急速に進められている。
然しなから、該Ｄ−ＲＡＭの高密度高集積化を極度に進
めた際には、セル面積の縮小に伴うキャパシタ容量の大
幅な減少のために、該キャパシタに蓄積される情報電荷
量が大幅に減少して、情報の読出し精度の低下や、α線
によるソフトエラーに対する耐性（ソフトエラーα線耐
性）の低下などを生じて、該Ｄ−ＲＡＭの信頬度が低下
するという問題が起きており、セル面積が小さく且つキ
ャパシタ容量の大きいＤ−ＲＡＭセルが要望されている
。
めた際には、セル面積の縮小に伴うキャパシタ容量の大
幅な減少のために、該キャパシタに蓄積される情報電荷
量が大幅に減少して、情報の読出し精度の低下や、α線
によるソフトエラーに対する耐性（ソフトエラーα線耐
性）の低下などを生じて、該Ｄ−ＲＡＭの信頬度が低下
するという問題が起きており、セル面積が小さく且つキ
ャパシタ容量の大きいＤ−ＲＡＭセルが要望されている
。
上記１トランジスタ・１キャパシタ型Ｄ−ＲＡＭセルに
おいて、キャパシタ容量を増大せしめる構造として当初
提案されたのが第３図に側断面を模式的に示すスタック
ド・キャパシタ型セルである。
おいて、キャパシタ容量を増大せしめる構造として当初
提案されたのが第３図に側断面を模式的に示すスタック
ド・キャパシタ型セルである。
第３図において、１はｐ−型シリコン基板、２はｐ型チ
ャネル・カット領域、３はフィールド酸化膜、４はゲー
ト酸化膜、５はゲート電極、６はワード線（隣接する他
のセルのトランスファ・トランジスタのゲート電極）、
７は第１の絶縁膜、８はドレインとなる第１のｎ＋型領
領域９は蓄積ノードとなる第２のｎ゛型領領域１ｏは第
１のキャパシタ電極、１１は誘電体膜、１２は第２のキ
ャパシタ電極、Ｔｒはトランスファ・トランジスタ、Ｃ
はキャパシタを示す。
ャネル・カット領域、３はフィールド酸化膜、４はゲー
ト酸化膜、５はゲート電極、６はワード線（隣接する他
のセルのトランスファ・トランジスタのゲート電極）、
７は第１の絶縁膜、８はドレインとなる第１のｎ＋型領
領域９は蓄積ノードとなる第２のｎ゛型領領域１ｏは第
１のキャパシタ電極、１１は誘電体膜、１２は第２のキ
ャパシタ電極、Ｔｒはトランスファ・トランジスタ、Ｃ
はキャパシタを示す。
このセル構造によれば、電荷蓄積用の第１のキャパシタ
電極が自己セルのトランスファ・トランジスタ（Ｔｒ）
のゲート電極と隣接するワード線６の上部にまで延在せ
しめられるので、上記第２のｎ゛型領領域８キャパシタ
の一電極とする通常のＤ−ＲＡＭセルに比べ、キャパシ
タ容量は２〜３倍程度に増大される。
電極が自己セルのトランスファ・トランジスタ（Ｔｒ）
のゲート電極と隣接するワード線６の上部にまで延在せ
しめられるので、上記第２のｎ゛型領領域８キャパシタ
の一電極とする通常のＤ−ＲＡＭセルに比べ、キャパシ
タ容量は２〜３倍程度に増大される。
然しなから高集積化が大幅に進んでいる状況においては
、上記２〜３倍程度の容量増大では蓄積情報の検出精度
及びソフトエラーα線耐性の面で不充分であり、更にキ
ャパシタ容量を増大せしめる構造として従来提供された
のがトレンチ・キャパシタ型セルである。
、上記２〜３倍程度の容量増大では蓄積情報の検出精度
及びソフトエラーα線耐性の面で不充分であり、更にキ
ャパシタ容量を増大せしめる構造として従来提供された
のがトレンチ・キャパシタ型セルである。
第４図は上記トレンチ・キャパシタ型セルの側断面を模
式的に示したもので、図中、１２ａ及び１２ｂはトレン
チ、１３ａ及び１３ｂは電荷蓄積領域（空乏層）、１４
はキャパシタ電極、その他の符号は第２図と同一対象物
を示す。
式的に示したもので、図中、１２ａ及び１２ｂはトレン
チ、１３ａ及び１３ｂは電荷蓄積領域（空乏層）、１４
はキャパシタ電極、その他の符号は第２図と同一対象物
を示す。
このトレンチ・キャパシタ型セルは、トレンチの深さを
深くすることによって、同一セル面積を有１する前記ス
タックドパキャパシタ型セルに比べ、キャパシタ容量を
更に大幅に増大出来るという利点を持っている。
深くすることによって、同一セル面積を有１する前記ス
タックドパキャパシタ型セルに比べ、キャパシタ容量を
更に大幅に増大出来るという利点を持っている。
然し該トレンチ・キャパシタ型Ｄ−ＲＡＭセルにおいて
は、キャパシタ電極１４に印加される電圧によってトレ
ンチ１２８．１２ｂ等の周囲に形成される空乏層からな
る電荷蓄積領域１３ａ、１３ｂ等が太き（拡がる（図の
ようにバックバイアスが強（機能するトレンチ先端部と
チャネル・カット領域が機能するトレンチ基部との中間
部で特に大きく拡がる）ために、隣接するセルのトレン
チ例えば１２ａと１２ｂを接近して設けた場合、トレン
チ間に蓄積電荷のリークを生じて情報が失われるという
現象を生ずる。
は、キャパシタ電極１４に印加される電圧によってトレ
ンチ１２８．１２ｂ等の周囲に形成される空乏層からな
る電荷蓄積領域１３ａ、１３ｂ等が太き（拡がる（図の
ようにバックバイアスが強（機能するトレンチ先端部と
チャネル・カット領域が機能するトレンチ基部との中間
部で特に大きく拡がる）ために、隣接するセルのトレン
チ例えば１２ａと１２ｂを接近して設けた場合、トレン
チ間に蓄積電荷のリークを生じて情報が失われるという
現象を生ずる。
そのため各セル間の分離領域幅即ちフィールド酸化膜３
が配設される領域の幅を広（とる必要があり、これによ
って集積度の向上が妨げられるという問題があった。
が配設される領域の幅を広（とる必要があり、これによ
って集積度の向上が妨げられるという問題があった。
上記問題点は、導電性基板上の第１の絶縁膜に設けられ
たスルーホール内に、該スルーホールの内面及び該スル
ーホール内に表出する該導電性基板上に積層された第１
の導電体層と、該第１の導電体層上に形成された誘電体
膜と、該誘電体股上に積層された第２の導電体層とより
なる筒型のキャパシタを有し、該キャパシタの上部に第
２の絶縁膜を介して積層された一導電型半導体層に、ゲ
ートを挟んで配設される反対導電型領域の一方が該第２
の絶縁膜に配設されたコンタクト窓を介して該キャパシ
タの第２の導電体層に接するトランスファ・トランジス
タが設けられてなる本発明による半導体記憶装置によっ
て解決される。
たスルーホール内に、該スルーホールの内面及び該スル
ーホール内に表出する該導電性基板上に積層された第１
の導電体層と、該第１の導電体層上に形成された誘電体
膜と、該誘電体股上に積層された第２の導電体層とより
なる筒型のキャパシタを有し、該キャパシタの上部に第
２の絶縁膜を介して積層された一導電型半導体層に、ゲ
ートを挟んで配設される反対導電型領域の一方が該第２
の絶縁膜に配設されたコンタクト窓を介して該キャパシ
タの第２の導電体層に接するトランスファ・トランジス
タが設けられてなる本発明による半導体記憶装置によっ
て解決される。
即ち本発明の１トランジスタ・１キャパシタ型Ｄ−ＲＡ
Ｍセルにおいては、筒状のキャパシタの上部にトランス
ファ・トランジスタが配設されるのでセル面積が縮小さ
れ、更にトランスファ、・トランジスタ下部の絶縁膜を
厚く形成し、筒状キャパシタの形成されるスルーホール
の深さを深くすることによって、キャパシタの電荷蓄積
容量を大幅に増大せしめることが出来る。
Ｍセルにおいては、筒状のキャパシタの上部にトランス
ファ・トランジスタが配設されるのでセル面積が縮小さ
れ、更にトランスファ、・トランジスタ下部の絶縁膜を
厚く形成し、筒状キャパシタの形成されるスルーホール
の深さを深くすることによって、キャパシタの電荷蓄積
容量を大幅に増大せしめることが出来る。
そしてキャパシタの周囲は絶縁膜で分離されるので隣接
するキャパシタとの間に情報電荷のリークを生ずること
が無（、また周囲が絶縁膜で分離され且つ情報電荷が蓄
積されるキャパシタ電極が対向電極に内包されているの
でシフトエラーα線耐性も大幅に向上する。
するキャパシタとの間に情報電荷のリークを生ずること
が無（、また周囲が絶縁膜で分離され且つ情報電荷が蓄
積されるキャパシタ電極が対向電極に内包されているの
でシフトエラーα線耐性も大幅に向上する。
以下本発明を図示実施例により、具体的に説明する。
第１図は本発明に係わる１トランジスタ・１キヤパシタ
構造のＤ−ＲＡＭセルの一実施例を示す模式平面図（ａ
）及びＡ−Ａ矢視断面図（ｂｌ、第２図（ａｌ乃至（ｆ
）はその製造方法を示す工程断面図である。
構造のＤ−ＲＡＭセルの一実施例を示す模式平面図（ａ
）及びＡ−Ａ矢視断面図（ｂｌ、第２図（ａｌ乃至（ｆ
）はその製造方法を示す工程断面図である。
企図を通じ同一対象物は同一符号で示す。
第１図において、２１は例えば高ドープのｐ型シリコン
よりなる導電性基板、２２は厚さ２〜５μｍ程度の二酸
化シリコン（Ｓｔ（ｈ）ｖ７Ａ縁膜、２３は例えば１．
５〜２μｍ口程度のスルーホール、２４は厚さ１０００
人程度０ｐ゛型多結晶シリコン層Ｐ＾よりなる動向キャ
パシタ電極、２５は例えば５ｉＯｚよりなる厚さ１００
人程０の誘電体膜、２６はスルーホール内を埋める例え
ば厚さ０．５〜１μｍ程度のｎ゛型多結晶シリコンＪｉ
ｉＰＢよりなる電荷蓄積用キャパシタ電極、２７は例え
ばＳｉｎｇよりなる厚さ５０００〜８０００人程度の第
１の層程度縁膜、２８は第１のコンタクト窓、２９は厚
さ３０００〜５０００人程度のｐ−型単程度シリコン層
、３０は通常の厚さのゲート酸化膜、３１は蓄積ノード
となるｎ゛型領領域３２はｎ゛゛ドレイン領域、３３は
ｎ゛型多結晶シリコン層ＰＣよりなるゲート電橋（ワー
ドり 、３４は燐珪酸ガラス等よりなる第２の眉間絶縁
膜、３５は第２のコンタクト窓、３６はアルミニウム等
よりなるビット配線、Ｃはキャパシタ、Ｔｒはトランス
ファ・トランジスタを示している。
よりなる導電性基板、２２は厚さ２〜５μｍ程度の二酸
化シリコン（Ｓｔ（ｈ）ｖ７Ａ縁膜、２３は例えば１．
５〜２μｍ口程度のスルーホール、２４は厚さ１０００
人程度０ｐ゛型多結晶シリコン層Ｐ＾よりなる動向キャ
パシタ電極、２５は例えば５ｉＯｚよりなる厚さ１００
人程０の誘電体膜、２６はスルーホール内を埋める例え
ば厚さ０．５〜１μｍ程度のｎ゛型多結晶シリコンＪｉ
ｉＰＢよりなる電荷蓄積用キャパシタ電極、２７は例え
ばＳｉｎｇよりなる厚さ５０００〜８０００人程度の第
１の層程度縁膜、２８は第１のコンタクト窓、２９は厚
さ３０００〜５０００人程度のｐ−型単程度シリコン層
、３０は通常の厚さのゲート酸化膜、３１は蓄積ノード
となるｎ゛型領領域３２はｎ゛゛ドレイン領域、３３は
ｎ゛型多結晶シリコン層ＰＣよりなるゲート電橋（ワー
ドり 、３４は燐珪酸ガラス等よりなる第２の眉間絶縁
膜、３５は第２のコンタクト窓、３６はアルミニウム等
よりなるビット配線、Ｃはキャパシタ、Ｔｒはトランス
ファ・トランジスタを示している。
同図に示すように本発明に係わるＤ−ＲＡＭセルは、
例えば高ドープのｐ型シリコンよりなる導電性基板２１
上に設けた厚いＳｉ０ｇ絶縁膜２２に該基板２１面を表
出するスルーホール２３を設け、 該スルーホール２３の内面及び該スルーホール内に表出
する基板２１面を含む該Ｓｔ島絶絶縁膜２２上、該基板
２１とオーミンクな接続がなされるｐ＋型多結晶シリコ
ン層ＰＡよりなる対向キャパシタ電極２４を形成し、 該対向キャパシタ電極２４の表面に例えばＳｉｎｇより
なる誘電体ＩＩ！２５を形成し、 該スルーホール２３の上部に該誘電体膜２５を介して該
スルーホール２３内を埋める例えばｎ・型多結晶シリコ
ン層ＰＢよりなる電荷蓄積用電極２６を配設することに
よって、該厚いＳｉ０ｇ絶縁膜２２のスルーホール２３
内に筒状のキャパシタＣが形成され、該キャパシタＣ配
設面上に例えば５ｉＯｔよりなり、該キャパシタＣの電
荷蓄積用電極２６の一部を表出する第１のコンタクト窓
２８を有する第１の眉間絶縁膜２７を配設し、゛ 該キャパシタＣの上部に当たる該第１の眉間絶縁膜２７
上に多結晶シリコンの単結晶化技術によって形成したｐ
”型単結晶シリコン層２９を配設し、該ｐ−型型箱結晶
９９３７層２９上、該ｐ−型型箱結晶９９３７層２９上
゛形成したゲート酸化膜３０と、該ゲート酸化膜３０上
に形成した例えばｎ゛型多結晶シリコン層ＰＣよりなる
ゲート電極３３と、該ｐ−−単結晶シリコン１Ｊ２９に
形成した前記第１のコンタクト窓２８においてキャパシ
タＣ°の電荷蓄積用型８ｉ１２６に接し蓄積ノードとな
るｎ９型領域３１、及びｎ゛゛ドレイン領域３２、とか
らなるトランスファ・トランジスタＴｒが配設され、 その上部にＰＳＧ等よりなり、上記トランスファ・トラ
ンジスタＴｒのｎ゛゛ドレイン領域３２を表出する第２
のコンタクト窓３５を有する第２の眉間絶縁膜３４を形
成し、 該第２の層間絶縁膜３４上に上記第２のコンタクト窓３
５においてトランスファ・トランジスタＴｒの「型ドレ
イン領域３２に接続するビット配線３６が配設されてな
っている。
上に設けた厚いＳｉ０ｇ絶縁膜２２に該基板２１面を表
出するスルーホール２３を設け、 該スルーホール２３の内面及び該スルーホール内に表出
する基板２１面を含む該Ｓｔ島絶絶縁膜２２上、該基板
２１とオーミンクな接続がなされるｐ＋型多結晶シリコ
ン層ＰＡよりなる対向キャパシタ電極２４を形成し、 該対向キャパシタ電極２４の表面に例えばＳｉｎｇより
なる誘電体ＩＩ！２５を形成し、 該スルーホール２３の上部に該誘電体膜２５を介して該
スルーホール２３内を埋める例えばｎ・型多結晶シリコ
ン層ＰＢよりなる電荷蓄積用電極２６を配設することに
よって、該厚いＳｉ０ｇ絶縁膜２２のスルーホール２３
内に筒状のキャパシタＣが形成され、該キャパシタＣ配
設面上に例えば５ｉＯｔよりなり、該キャパシタＣの電
荷蓄積用電極２６の一部を表出する第１のコンタクト窓
２８を有する第１の眉間絶縁膜２７を配設し、゛ 該キャパシタＣの上部に当たる該第１の眉間絶縁膜２７
上に多結晶シリコンの単結晶化技術によって形成したｐ
”型単結晶シリコン層２９を配設し、該ｐ−型型箱結晶
９９３７層２９上、該ｐ−型型箱結晶９９３７層２９上
゛形成したゲート酸化膜３０と、該ゲート酸化膜３０上
に形成した例えばｎ゛型多結晶シリコン層ＰＣよりなる
ゲート電極３３と、該ｐ−−単結晶シリコン１Ｊ２９に
形成した前記第１のコンタクト窓２８においてキャパシ
タＣ°の電荷蓄積用型８ｉ１２６に接し蓄積ノードとな
るｎ９型領域３１、及びｎ゛゛ドレイン領域３２、とか
らなるトランスファ・トランジスタＴｒが配設され、 その上部にＰＳＧ等よりなり、上記トランスファ・トラ
ンジスタＴｒのｎ゛゛ドレイン領域３２を表出する第２
のコンタクト窓３５を有する第２の眉間絶縁膜３４を形
成し、 該第２の層間絶縁膜３４上に上記第２のコンタクト窓３
５においてトランスファ・トランジスタＴｒの「型ドレ
イン領域３２に接続するビット配線３６が配設されてな
っている。
上記Ｄ−ＲＡＭ−ルは、例えば以下に第２図（ａｌ乃至
（ｆ）に示す工程断面図を参照して説明する方法によっ
て形成される。
（ｆ）に示す工程断面図を参照して説明する方法によっ
て形成される。
第２図（ａ）参照
先ず熱酸化或いは化学気相成長（ＣＶ Ｄ）法によりｐ
０型多結晶シリコン導電性基板２１上に厚さ２〜５μｍ
程度のＳｔＯ□ｖＡ縁膜２２を形成し、通常のりアクテ
ィブ・イオンエ・ノチング（ＲＩＥ’）法により１．５
〜２μｍ口程度のスルーホール２３を形成する。
０型多結晶シリコン導電性基板２１上に厚さ２〜５μｍ
程度のＳｔＯ□ｖＡ縁膜２２を形成し、通常のりアクテ
ィブ・イオンエ・ノチング（ＲＩＥ’）法により１．５
〜２μｍ口程度のスルーホール２３を形成する。
第２図（ｂ）参照
次いでＣＶＤ法により上記スルーホール２３の内面及び
該スルーホール２３内に表出する基板２１面を含む上記
Ｓｉ０ｇ絶縁膜２２上に厚さ１０００人程度０第１の多
結晶シリコン層Ｐ＾を形成し、イオン注入法等により該
多結晶シリコンｆｉＰＡをｐ°型にする。この第１の多
結晶シリコン層ＰＡは対向キャパシタ電極２４になる。
該スルーホール２３内に表出する基板２１面を含む上記
Ｓｉ０ｇ絶縁膜２２上に厚さ１０００人程度０第１の多
結晶シリコン層Ｐ＾を形成し、イオン注入法等により該
多結晶シリコンｆｉＰＡをｐ°型にする。この第１の多
結晶シリコン層ＰＡは対向キャパシタ電極２４になる。
次いで熱酸化により該ＰＡよりなる対向キャパシタ電極
２４の表面に厚さ例えば１００人程０のＳｉＯ□誘電体
ｖ！、２５を形成し、 次いでＣＶＤ法により上記誘電体膜２５上にスルーホー
ル内を埋める厚さ例えば０．５〜１．ｕｍ程度の第２の
多結晶シリコン層ＰＢを形成し、イオン注入法等により
該第２の多結晶シリコンＪｉＰＢをｎ゛型にする。
２４の表面に厚さ例えば１００人程０のＳｉＯ□誘電体
ｖ！、２５を形成し、 次いでＣＶＤ法により上記誘電体膜２５上にスルーホー
ル内を埋める厚さ例えば０．５〜１．ｕｍ程度の第２の
多結晶シリコン層ＰＢを形成し、イオン注入法等により
該第２の多結晶シリコンＪｉＰＢをｎ゛型にする。
第２図（Ｃ）参照
次いで通常のＲＩＥ法により上記第２の多結晶シリコン
層ＰＲをパターンニングして８亥ＰＢよりなる電荷蓄積
用キャパシタ電極２６を形成する。
層ＰＲをパターンニングして８亥ＰＢよりなる電荷蓄積
用キャパシタ電極２６を形成する。
第２図（ｄ）参照
次いでＣＶＤ法により該基板上に例えばＳｉｎｇよりな
る厚さ５０００〜８０００人程度の第１の眉程度縁膜２
７を形成し、 通常のＲＩＥ法等により該第１の眉間絶縁膜２７に電荷
蓄積用キャパシタ電極２６の一部を表出する第１のコン
タクト窓２８を形成し、 次いでＣＶＤ法により該第１の眉間絶縁膜２７上に厚さ
３０００〜５０００人程度の多結晶シ程度ン層を形成し
、レーザビームし走査によるレーザアニール法により上
記多結晶シリ−コン層を単結晶化し、イオン注入法によ
り該単結晶層をｐ−型単結晶シリコン層２９とする。
る厚さ５０００〜８０００人程度の第１の眉程度縁膜２
７を形成し、 通常のＲＩＥ法等により該第１の眉間絶縁膜２７に電荷
蓄積用キャパシタ電極２６の一部を表出する第１のコン
タクト窓２８を形成し、 次いでＣＶＤ法により該第１の眉間絶縁膜２７上に厚さ
３０００〜５０００人程度の多結晶シ程度ン層を形成し
、レーザビームし走査によるレーザアニール法により上
記多結晶シリ−コン層を単結晶化し、イオン注入法によ
り該単結晶層をｐ−型単結晶シリコン層２９とする。
第２図＋８）参照
次いで上記ｐ−型型詰結晶９９３７層９をＲＩＥ法によ
り所定の形状にパターンニングした後、通常のＭＯＳト
ランジスタの製造方法に準じ、上記ｐ−−単結晶シリコ
ン層２９パターン上にゲート酸化膜３０を形成し、 該ゲート酸化膜３０上に第３の多結晶シリコン層ｐｃよ
りなるゲート電極３３を形成し、該ゲート電極３３をマ
スクにしてイオン注入法により蓄積ノードとなるｎ°型
領領域３１びｎ°°ドレイン領域３２を形成する。
り所定の形状にパターンニングした後、通常のＭＯＳト
ランジスタの製造方法に準じ、上記ｐ−−単結晶シリコ
ン層２９パターン上にゲート酸化膜３０を形成し、 該ゲート酸化膜３０上に第３の多結晶シリコン層ｐｃよ
りなるゲート電極３３を形成し、該ゲート電極３３をマ
スクにしてイオン注入法により蓄積ノードとなるｎ°型
領領域３１びｎ°°ドレイン領域３２を形成する。
第２図（ｆｌ参照
次いでＣＶＤ法により該基板上にＰＳＧ等よりなる第２
の層間絶縁膜３４を形成し、 ＲＩＥ法により該第２の層間絶縁膜３４に上記ｎ１型ド
レイン領域３２を表出する第２のコンタクト窓３５を形
成し、リフロー処理により該第２のコンタクト窓３５を
なだらかに整形し、 次いで通常の蒸着法等により該第２の眉間絶縁膜３４上
に例えばアルミニウム等の配線材料層を形成しＲＩＥ法
によりパターンニングを行って、該第２の層間絶縁膜３
４上に上記第２のコンタクト窓３５においてｎ＋型ドレ
イン領域３２に接続するビット配線３６を形成する。
の層間絶縁膜３４を形成し、 ＲＩＥ法により該第２の層間絶縁膜３４に上記ｎ１型ド
レイン領域３２を表出する第２のコンタクト窓３５を形
成し、リフロー処理により該第２のコンタクト窓３５を
なだらかに整形し、 次いで通常の蒸着法等により該第２の眉間絶縁膜３４上
に例えばアルミニウム等の配線材料層を形成しＲＩＥ法
によりパターンニングを行って、該第２の層間絶縁膜３
４上に上記第２のコンタクト窓３５においてｎ＋型ドレ
イン領域３２に接続するビット配線３６を形成する。
そして以後図示しないカバー絶縁膜の等がなされて本発
明に係わるＤ−ＲＡＭセルが完成する。
明に係わるＤ−ＲＡＭセルが完成する。
上記実施例の説明から明らかなように、本発明に係わる
Ｄ−ＲＡＭセルにおいては、原理的には導電性基板２１
上に形成する５ｉＯｚ絶縁膜２２を厚くしスルーホール
２３を深くすることによって筒型のキャパシタＣの電荷
蓄積容量を大幅に増大せしめることが可能である。
Ｄ−ＲＡＭセルにおいては、原理的には導電性基板２１
上に形成する５ｉＯｚ絶縁膜２２を厚くしスルーホール
２３を深くすることによって筒型のキャパシタＣの電荷
蓄積容量を大幅に増大せしめることが可能である。
また該筒型のキャパシタＣは絶縁膜２２内に設けられ、
隣接するセルの筒型キャパシタとの間が該絶縁膜２２に
よって分離されることになり、情報電荷のリークは完全
に防止される。
隣接するセルの筒型キャパシタとの間が該絶縁膜２２に
よって分離されることになり、情報電荷のリークは完全
に防止される。
更に又、基板に高導電性基板が用いられるのでα線入射
によって基板内に励起される電子はすぐに再結合して消
滅すること、及びキャパシタが絶縁膜２２内けられるこ
とによって、ソフトエラーα線耐性は大幅に向上する。
によって基板内に励起される電子はすぐに再結合して消
滅すること、及びキャパシタが絶縁膜２２内けられるこ
とによって、ソフトエラーα線耐性は大幅に向上する。
なおキャパシタ電極は上記実施例に示す多結晶シリコン
に限られるものではなく、モリブデン・シリサイド等信
の導電物質であっても良い。
に限られるものではなく、モリブデン・シリサイド等信
の導電物質であっても良い。
以上説明のように本発明によれば、１トランジスタ・ｌ
キャパシタ構造のダイナミック型ランダムアクセスメモ
リ （Ｄ−ＲＡＭ）セルの、キャパシタ容量を大幅に増
大し、隣接するキャパシタ間の情報電荷のリークを無く
し、且つソフトエラーα線耐性を向上せしめることが出
来るので、その信転度が向上する。
キャパシタ構造のダイナミック型ランダムアクセスメモ
リ （Ｄ−ＲＡＭ）セルの、キャパシタ容量を大幅に増
大し、隣接するキャパシタ間の情報電荷のリークを無く
し、且つソフトエラーα線耐性を向上せしめることが出
来るので、その信転度が向上する。
第１図は本発明に係わる１トランジスタ・１キヤパシタ
構造のＤ−ＲＡＭセルの一実施例を示す模式平面図（ａ
ｌ及びＡ−Ａ矢視断面図（ｂ）、第２図（ａ）乃至（ｆ
）はその製造方法を示す工程断面図、 第３図はスタックド・キャパシタ型Ｄ−ＲＡＭセルの側
断面図、 第４図はトレンチ・キャパシタ型Ｄ−ＲＡＭセルの側断
面図である。 図において、 ２１は導電性基板、 ２２は二酸化シリコン（Ｓｉｎｇ）絶縁膜、２３はスル
ーホール、 ２４は対向キャパシタ電極、 ２５は誘電体膜、 ２６は電荷蓄積用キャパシタ電極、 ２７は第１の眉間絶縁膜、 ２８は第１のコンタクト窓、 −２９はｐ−型単
結晶シリコン層、 ３０はゲート酸化膜、 ３１は蓄積ノードとなるｎ゛型領領域 ３２はｎ゛゛ドレイン領域、 ３３はゲート電極（ワード線）、 。 ３４は第２の層間絶縁膜、 ３５は第２のコンタクト窓、 ３６はビット配線、 Ｃはキャパシタ、 Ｔｒはトランスファ・トランジスタ を示す。 第 １ 図 第 ２ 図
構造のＤ−ＲＡＭセルの一実施例を示す模式平面図（ａ
ｌ及びＡ−Ａ矢視断面図（ｂ）、第２図（ａ）乃至（ｆ
）はその製造方法を示す工程断面図、 第３図はスタックド・キャパシタ型Ｄ−ＲＡＭセルの側
断面図、 第４図はトレンチ・キャパシタ型Ｄ−ＲＡＭセルの側断
面図である。 図において、 ２１は導電性基板、 ２２は二酸化シリコン（Ｓｉｎｇ）絶縁膜、２３はスル
ーホール、 ２４は対向キャパシタ電極、 ２５は誘電体膜、 ２６は電荷蓄積用キャパシタ電極、 ２７は第１の眉間絶縁膜、 ２８は第１のコンタクト窓、 −２９はｐ−型単
結晶シリコン層、 ３０はゲート酸化膜、 ３１は蓄積ノードとなるｎ゛型領領域 ３２はｎ゛゛ドレイン領域、 ３３はゲート電極（ワード線）、 。 ３４は第２の層間絶縁膜、 ３５は第２のコンタクト窓、 ３６はビット配線、 Ｃはキャパシタ、 Ｔｒはトランスファ・トランジスタ を示す。 第 １ 図 第 ２ 図
Claims (1)
- 導電性基板上の第１の絶縁膜に設けられたスルーホール
内に、該スルーホールの内面及び該スルーホール内に表
出する該導電性基板上に積層された第１の導電体層と、
該第１の導電体層上に形成された誘電体膜と、該誘電体
膜上に積層された第２の導電体層とよりなる筒型のキャ
パシタを有し、該キャパシタの上部に第２の絶縁膜を介
して積層された一導電型半導体層に、ゲートを挟んで配
設される反対導電型領域の一方が該第２の絶縁膜に配設
されたコンタクト窓を介して該キャパシタの第２の導電
体層に接するトランスファ・トランジスタが設けられて
なることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041654A JPS61199657A (ja) | 1985-03-01 | 1985-03-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041654A JPS61199657A (ja) | 1985-03-01 | 1985-03-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199657A true JPS61199657A (ja) | 1986-09-04 |
Family
ID=12614349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041654A Pending JPS61199657A (ja) | 1985-03-01 | 1985-03-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61199657A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370560A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 半導体メモリセル |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| DE4220997A1 (de) * | 1991-08-17 | 1993-02-18 | Horiba Ltd | Vorrichtung zur kontinuierlichen analyse eines partikel enthaltenden mediums |
| US5468979A (en) * | 1992-04-30 | 1995-11-21 | Nippon Steel Corporation | Semiconductor device having trench type capacitors formed completely within an insulating layer |
| US6780706B2 (en) * | 1999-07-30 | 2004-08-24 | Micron Technology, Inc. | Semiconductor container structure with diffusion barrier |
-
1985
- 1985-03-01 JP JP60041654A patent/JPS61199657A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370560A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 半導体メモリセル |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| DE4220997A1 (de) * | 1991-08-17 | 1993-02-18 | Horiba Ltd | Vorrichtung zur kontinuierlichen analyse eines partikel enthaltenden mediums |
| US5468979A (en) * | 1992-04-30 | 1995-11-21 | Nippon Steel Corporation | Semiconductor device having trench type capacitors formed completely within an insulating layer |
| US6780706B2 (en) * | 1999-07-30 | 2004-08-24 | Micron Technology, Inc. | Semiconductor container structure with diffusion barrier |
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