JPS61126482A - Digital pattern tester - Google Patents
Digital pattern testerInfo
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- JPS61126482A JPS61126482A JP59248962A JP24896284A JPS61126482A JP S61126482 A JPS61126482 A JP S61126482A JP 59248962 A JP59248962 A JP 59248962A JP 24896284 A JP24896284 A JP 24896284A JP S61126482 A JPS61126482 A JP S61126482A
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- signal
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- generation circuit
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- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 241000255789 Bombyx mori Species 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- Tests Of Electronic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体集積回路のテストに用いられるディジ
タルパターンテスタに関し、更に詳しくは、テスト実行
のための基本クロック信号を出力すや基本クロック発生
回路の改良に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a digital pattern tester used for testing semiconductor integrated circuits. Regarding circuit improvement.
(従来の技術) 。(Conventional technology).
第2図は従来のディジタルパターンテスタの一例を示す
ブロック図である。第2図において、10はコントロー
ラ、20はパターン発生回路、30は基本クロック発生
回路である。コントローラ10は、パターン発生回路2
0及び基本クロック発、生回路30の動作を制御するも
のであり、パターン発生回路20にはスタート信号等を
出力し、基本クロック発生回路30にはクロックデータ
とじ777−ストアドレ2 (First addr
ess )及びラストアドレス(l ast addr
ess )を出力する。FIG. 2 is a block diagram showing an example of a conventional digital pattern tester. In FIG. 2, 10 is a controller, 20 is a pattern generation circuit, and 30 is a basic clock generation circuit. The controller 10 includes a pattern generation circuit 2
0 and basic clock generation, and controls the operation of the generating circuit 30, outputs a start signal etc. to the pattern generation circuit 20, and outputs a clock data storage 777-store address 2 (First addr) to the basic clock generation circuit 30.
ess ) and last address (l ast addr
ess) is output.
パターン発生回路20は、コントローラ10から加えら
れるスタート信号及び基本クロック発生回路30から加
えられる基本クロック信号等に従つて所定のディジタル
パターン信号を発生して外部に出力すると共に、基本ク
ロック発生回路30に対してスタート/ストップ信号を
出力し、コントローラ10に対してストップ信号等を出
力する。The pattern generation circuit 20 generates and outputs a predetermined digital pattern signal to the outside according to a start signal applied from the controller 10 and a basic clock signal applied from the basic clock generation circuit 30, and also outputs it to the basic clock generation circuit 30. A start/stop signal is output to the controller 10, and a stop signal and the like are output to the controller 10.
基本クロック発生回路30は、コントローラ10から加
えられるファーストアドレス及びラストアドレスとパタ
ーン発生回路20から加えられるスタート/ストップ信
号に従ってパターン発生回路20に所定のクロックレー
トの基本クロック信号を出力する。該基本クロック発生
回路30には、コントローラ10からクロックデータと
して加えられるファーストアドレス及びラストアドレス
を格納する“一対のアドレスレジスタ31.32と、こ
れらアドレスレジスタ31.32に格納されたアドレス
に従って使用するメモリ空間が指定され所定のクロック
レートの基本クロック信号を発生するタイミング発生部
33とが設けられている。The basic clock generation circuit 30 outputs a basic clock signal at a predetermined clock rate to the pattern generation circuit 20 in accordance with the first address and last address applied from the controller 10 and the start/stop signal applied from the pattern generation circuit 20. The basic clock generation circuit 30 includes a pair of address registers 31 and 32 that store the first address and last address added as clock data from the controller 10, and a memory that is used according to the addresses stored in these address registers 31 and 32. A timing generator 33 is provided which generates a basic clock signal having a designated space and a predetermined clock rate.
尚、該タイミング発生部33はメモリを用いた一稀のパ
ターン発生器であって、タイミングを規定する情報は予
め使用者がメモリに格納しておく。The timing generator 33 is a unique pattern generator using a memory, and the information defining the timing is stored in the memory by the user in advance.
(発明が解決しようとする問題点)
ところで、このような構成において、基本クロック発生
回路30からパターン発生回路20に出力される基本り
1コック信号のクロックレートを変更するためには、ア
ドレスレジスタ31.32に格納されているファースト
アドレス及びラストアドレスの内容を変更する必要があ
る。(Problems to be Solved by the Invention) In this configuration, in order to change the clock rate of the basic clock signal output from the basic clock generation circuit 30 to the pattern generation circuit 20, the address register 31 must be changed. It is necessary to change the contents of the first address and last address stored in .32.
しかし、従来の構成によれば、これらファーストアドレ
ス及びラストアドレスの内容の変更はパターン発生回路
20からのディジタルパターン信号発生終了後に行わな
ければならず、クロックレート変更時にディジタルパタ
ーン信号の発生は停止することになって連続的なディジ
タルパターン信号発生が行えない。このために、ディジ
タル半導体装置のテスト装置としてのテスト対象の制約
を受けることがある。However, according to the conventional configuration, the contents of the first address and the last address must be changed after the digital pattern signal generation from the pattern generation circuit 20 ends, and the generation of the digital pattern signal stops when the clock rate is changed. As a result, continuous digital pattern signal generation cannot be performed. For this reason, there may be restrictions on what can be tested as a test device for digital semiconductor devices.
本発明は、上記の問題点に鑑みてなされたもので、その
目的は、ディジタルパターン信号を連続的に発生させた
状態で基本クロック信号のクロックレートを変更できる
ディジタルパターンテスタを実現することにある。The present invention has been made in view of the above problems, and an object thereof is to realize a digital pattern tester that can change the clock rate of a basic clock signal while continuously generating digital pattern signals. .
(問題点を解決するための手段)
前記した問題点を解決する本発明は、コントローラから
加えられるクロックデータに従って所定の蚕ロックレー
トの基本クロック信号をパターン発生回路に出力するよ
うに構成された基本クロック発生回路を有するディジタ
ルパターンテスタにおいて、前記基本クロック発生回路
に前記コントローラから加えられるクロックデータを格
納する第1.第2のクロックデータレジスタを設け、前
記パターン発生回路を介して加えられるレジスタ交代信
号に従ってこれら各クロックデータレジスタに交互に前
記コントローラから加えられるクロックデータを格納し
、一方のクロックデータレジスタに格納されたクロック
データに従って基本クロック信号を出力すると共に他方
のクロックデータレジスタには次の基本クロック信号の
ためのクロックデータを格納することを特徴とするもの
である。(Means for Solving the Problems) The present invention solves the above-mentioned problems by using a basic clock signal configured to output a basic clock signal of a predetermined silkworm lock rate to a pattern generation circuit according to clock data applied from a controller. In a digital pattern tester having a clock generation circuit, a first clock generator for storing clock data applied from the controller to the basic clock generation circuit. A second clock data register is provided, and clock data applied from the controller is stored alternately in each of these clock data registers according to a register change signal applied via the pattern generation circuit, and the clock data is stored in one clock data register. The basic clock signal is output in accordance with the clock data, and the other clock data register stores clock data for the next basic clock signal.
(実施例)
=4−
以下、図面を参照し、本発明の実施例を詳細に説明する
。(Example) =4- Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第1図は本発明の一実施例を示すブロック図であり、第
2図と同一部分には同一符号を付けである。第1図にお
いて、基本クロック発生回路30には、コントローラ1
0から加えられるファーストアドレス及びラストアドレ
スを格納するために2対のアドレスレジスタ31.32
及び34.35が設けられると共に、パターン発生回路
20を介して加えられるアドレス交代信号に従ってこれ
らアドレスレジスタ対31.32及び34.35の接続
を切り換えるためのアドレス交代回路36が設けられて
いる。コントローラ10はパターン発生回路20にスタ
ート信号の他にアドレス交代命令信号も出力し、パター
ン発生回路20は該アドレス交代命令信号に従って前述
のように基本クロック発生回路30のアドレス交代回路
36にアドレス交代信号を出力する。FIG. 1 is a block diagram showing an embodiment of the present invention, and the same parts as in FIG. 2 are given the same reference numerals. In FIG. 1, the basic clock generation circuit 30 includes a controller 1
Two pairs of address registers 31 and 32 to store the first address and last address added from 0.
and 34.35, and an address alternation circuit 36 for switching the connection of these address register pairs 31.32 and 34.35 in accordance with an address alternation signal applied via the pattern generation circuit 20. The controller 10 outputs an address change command signal in addition to the start signal to the pattern generation circuit 20, and the pattern generation circuit 20 outputs an address change command signal to the address change circuit 36 of the basic clock generation circuit 30 in accordance with the address change command signal as described above. Output.
このように構成された装置の動作について説明する。The operation of the device configured in this way will be explained.
まず、コントローラ1oは、基本クロック発生回路30
にHQ tJられているアドレスレジスタ対のいずれか
一方(例えばアドレスレジスタ31.32)にファース
トアドレス及びラストアドレスを格納する。そして、コ
ントローラ10はパターン発生回路20に対してスター
ト信号を出力し、起動をかける。又、この時は、コント
ローラ10はパターン発生回路20に対してアドレス交
代命令信号ら出力する。パターン発生回路20は、基本
クロック発生回路30にスタート信号を出力して起動を
かけると共にアドレス交代回路36にアドレス交代信号
を出力する。基本クロック発生回路30は、起動にあた
ってアドレス交代回路36に加えられるアドレス交代信
号に従ってアドレスレジスタ対のいずれか一方(例えば
アドレスレジスタ31.32)を選択し、該アドレスレ
ジスタ対に格納されているファーストアドレス及びラス
トアドレスをタイミング発生部33に出力する。タイミ
ング発生部33は、これらアドレスレジスタ31.32
から加えられるファーストアドレス及びラストアドレス
に従って所定のクロックレートの基本クロック信号をパ
ターン発生回路20に出力する。これにより、パターン
発生回路20は所定のディジタルパターン信号を外部に
出力する。First, the controller 1o has a basic clock generation circuit 30.
The first address and the last address are stored in one of the address register pairs (for example, address registers 31 and 32). Then, the controller 10 outputs a start signal to the pattern generation circuit 20 to activate it. Also, at this time, the controller 10 outputs an address alternation command signal to the pattern generation circuit 20. The pattern generation circuit 20 outputs a start signal to the basic clock generation circuit 30 to activate it, and outputs an address alternation signal to the address alternation circuit 36. Upon startup, the basic clock generation circuit 30 selects one of the address register pairs (for example, address registers 31 and 32) according to the address alternation signal applied to the address alternation circuit 36, and selects the first address stored in the address register pair. and the last address are output to the timing generator 33. The timing generator 33 uses these address registers 31 and 32.
A basic clock signal at a predetermined clock rate is output to the pattern generation circuit 20 according to the first address and last address applied from the first address and the last address. Thereby, the pattern generation circuit 20 outputs a predetermined digital pattern signal to the outside.
一方、コントローラ10は、パターン発生回路20がデ
ィジタルパターン信号を発生している間に、基本クロッ
ク発生回路30の他方のアドレスレジスタ対(例えばア
ドレスレジスタ34.35)に次の基本クロック信号の
ためのファーストアドレス及びラストアドレスを格納す
る。そして、パターン発生回路20からストップ信号が
コントローラ10及び基本クロック発生回路30に出力
されると再びコントローラ10からパターン発生回路2
0にスタート信号及びアドレス交代命令信号が出力され
る。これにより、今度はアドレスレジスタ34.35に
格納されたファーストアドレス及びラストアドレスに従
って所定のクロックレートの基本クロック信号をパター
ン発生回路20に出力する。この間に、コントローラ1
0は、基本クロック発生回路30のアドレスレジスタ3
1,32に次の基本クロック信号のためのファーストア
ドレス及びラストアドレスを格納する。以下、このよう
な動作を繰り返すことになる。On the other hand, while the pattern generation circuit 20 is generating the digital pattern signal, the controller 10 sends a signal to the other address register pair (for example, address registers 34 and 35) of the basic clock generation circuit 30 for the next basic clock signal. Stores the first address and last address. Then, when the stop signal is output from the pattern generation circuit 20 to the controller 10 and the basic clock generation circuit 30, the pattern generation circuit 2
A start signal and an address change command signal are output to 0. As a result, a basic clock signal at a predetermined clock rate is outputted to the pattern generation circuit 20 in accordance with the first address and last address stored in the address registers 34 and 35. During this time, controller 1
0 is the address register 3 of the basic clock generation circuit 30
1 and 32 store the first address and last address for the next basic clock signal. From now on, such operations will be repeated.
このように構成することにより、アドレス交代信号をパ
ターン発生回路20を介して基本クロック発生回路30
に加えているので、パターン発生回路20が出力するデ
ィジタルパターン信号と基本クロック発生回路30が出
力する基準クロック信号との同期をとることができ、基
準クロック信号及びディジタルパターン信号を連続的に
切り換えることができる。With this configuration, the address alternation signal is transmitted to the basic clock generation circuit 30 via the pattern generation circuit 20.
Since the digital pattern signal outputted by the pattern generation circuit 20 and the reference clock signal outputted by the basic clock generation circuit 30 can be synchronized, the reference clock signal and the digital pattern signal can be continuously switched. Can be done.
尚、上記実施例では、タイミング発生部としてメモリ構
造のものを用い、クロックデータとしてファーストアド
レス及びラストアドレスをコントローラから基本クロッ
ク発生回路の各アドレスレジスタに格納する例を示した
が、クロックデータとしては例えば周波数信号を用いて
周波数データを基本クロック発生回路のクロックデータ
レジスタに格納するようにしてもよい。In the above embodiment, a memory structure is used as the timing generation section, and the first address and last address are stored as clock data from the controller to each address register of the basic clock generation circuit. For example, frequency data may be stored in a clock data register of the basic clock generation circuit using a frequency signal.
(発明の効果)
以上説明したように、本発明によれば、ディジタルパタ
ーン信号を連続的に発生させた状態で基本クロック信号
のクロックレートを変更できるディジタルパターンテス
タが実現でき、ディジタル半導体装置のテスト装置とし
てのテスト対象の制約も少なくなる。(Effects of the Invention) As described above, according to the present invention, it is possible to realize a digital pattern tester that can change the clock rate of a basic clock signal while continuously generating digital pattern signals, and is suitable for testing digital semiconductor devices. There are fewer restrictions on the test target as a device.
第1図は本発明の一実施例を示すブロック図、第2図は
従来の装置の一例を示すブロック図である。
10・・・コントローラ 20・・・パターン発生回路
30・・・基本クロック発生回路
31.34・・・ファーストアドレスレジスタ32.3
5・・・ラストアドレスレジスタ33・・・タイミング
発生部
36・・・アドレス交代回路FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram showing an example of a conventional device. 10... Controller 20... Pattern generation circuit 30... Basic clock generation circuit 31.34... First address register 32.3
5...Last address register 33...Timing generator 36...Address alternation circuit
Claims (1)
定のクロックレートの基本クロック信号をパターン発生
回路に出力するように構成された基本クロック発生回路
を有するディジタルパターンテスタにおいて、前記基本
クロック発生回路に前記コントローラから加えられるク
ロックデータを格納する第1、第2のクロックデータレ
ジスタを設け、前記パターン発生回路を介して加えられ
るレジスタ交代信号に従ってこれら各クロックデータレ
ジスタに交互に前記コントローラから加えられるクロッ
クデータを格納し、一方のクロックデータレジスタに格
納されたクロックデータに従って基本クロック信号を出
力すると共に他方のクロックデータレジスタには次の基
本クロック信号のためのクロックデータを格納すること
を特徴とするディジタルパターンテスタ。In a digital pattern tester having a basic clock generation circuit configured to output a basic clock signal of a predetermined clock rate to a pattern generation circuit according to clock data applied from a controller, a clock applied from the controller to the basic clock generation circuit. First and second clock data registers are provided for storing data, and clock data applied from the controller is stored alternately in each of these clock data registers in accordance with a register alternating signal applied via the pattern generation circuit. A digital pattern tester that outputs a basic clock signal according to clock data stored in a clock data register, and stores clock data for the next basic clock signal in another clock data register.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59248962A JPS61126482A (en) | 1984-11-26 | 1984-11-26 | Digital pattern tester |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59248962A JPS61126482A (en) | 1984-11-26 | 1984-11-26 | Digital pattern tester |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61126482A true JPS61126482A (en) | 1986-06-13 |
Family
ID=17185986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59248962A Pending JPS61126482A (en) | 1984-11-26 | 1984-11-26 | Digital pattern tester |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61126482A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54112178A (en) * | 1978-02-23 | 1979-09-01 | Takeda Riken Ind Co Ltd | Ic tester timing generator |
JPS5875078A (en) * | 1981-10-09 | 1983-05-06 | テラダイン・インコ−ポレ−テツド | Test-data feeder for testing large-scale integrated circuit device |
-
1984
- 1984-11-26 JP JP59248962A patent/JPS61126482A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5875078A (en) * | 1981-10-09 | 1983-05-06 | テラダイン・インコ−ポレ−テツド | Test-data feeder for testing large-scale integrated circuit device |
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