JPS61111525A - 半導体素子の電極形成方法 - Google Patents
半導体素子の電極形成方法Info
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- JPS61111525A JPS61111525A JP23381884A JP23381884A JPS61111525A JP S61111525 A JPS61111525 A JP S61111525A JP 23381884 A JP23381884 A JP 23381884A JP 23381884 A JP23381884 A JP 23381884A JP S61111525 A JPS61111525 A JP S61111525A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の電極形成方法に係り、特Ｉこ高融
点金属合金電極の形成方法に関する。
点金属合金電極の形成方法に関する。
高融点金属合金は、比較的小さいバルク比抵抗、高温で
の安定性、化学的耐性等の性質を有することから、シリ
コンＭＯＳデバイスでは、ポリシリコンにかわる材料と
して、またＧａＡｓＭＥＳデバイスでは、アルミニウム
等にかわる材料として、ゲート電極用材料に用いられは
じめている。高融点金属合金の電極用途のための成膜方
法としては、フグ法、化学的気相成長法（ＣＶＤ法）等
の方法がある。
の安定性、化学的耐性等の性質を有することから、シリ
コンＭＯＳデバイスでは、ポリシリコンにかわる材料と
して、またＧａＡｓＭＥＳデバイスでは、アルミニウム
等にかわる材料として、ゲート電極用材料に用いられは
じめている。高融点金属合金の電極用途のための成膜方
法としては、フグ法、化学的気相成長法（ＣＶＤ法）等
の方法がある。
このうち同時蒸着法では、膜の基板段差被覆性（ステッ
プ・カバレージ）が悪く、電極の段切れを生じやすいと
いう欠点があり、ＣＶＤ法は装置が開発されてからあま
り期間がなく、一般には用いられておらず、スパッタリ
ング法が一般的である。
プ・カバレージ）が悪く、電極の段切れを生じやすいと
いう欠点があり、ＣＶＤ法は装置が開発されてからあま
り期間がなく、一般には用いられておらず、スパッタリ
ング法が一般的である。
しかしながら、スパッタリング法のうち、合金ターゲッ
トを用いた場合、ターゲットの製造過程で不純物が入り
やすく、膜の比抵抗値が高くなったり、放射性不純物に
よる素子の信＠性が低下する等の問題のほか、膜の合金
組成比の制御性の点で問題がある。一方、同時スパッタ
法では、高純度の合金構成金属ターゲットの製造が可能
なため、不純物の影響はほとんどなく、また膜の合金組
成比の制御も容易で、半導体素子の電極形成用途として
は最も有望な方法であるが、膜中に多量のスパッタガス
（通常はアルゴンである）がとりこまれるために、膜応
力が大きくなる。この膜応力が大きい場合、特に膜の付
着力と同等以上の場合には膜の剥離が生じたり、また基
板にそりを生じ、通常のリングラフィ技術により電極パ
ターンの形成を行なう際に障害となり、パターン精度の
低下や更には基板の彼れを生じる場合がある。実際に、
同時スパッタにより形成した膜厚的４ｏｏｏＡのタング
ステン−シリサイド膜では、５ Ｘ １０”Ｎ／ＴＦ？
程度の引張り応力が生じており、はぼ膜剥離の限界近い
膜応力となっている。
トを用いた場合、ターゲットの製造過程で不純物が入り
やすく、膜の比抵抗値が高くなったり、放射性不純物に
よる素子の信＠性が低下する等の問題のほか、膜の合金
組成比の制御性の点で問題がある。一方、同時スパッタ
法では、高純度の合金構成金属ターゲットの製造が可能
なため、不純物の影響はほとんどなく、また膜の合金組
成比の制御も容易で、半導体素子の電極形成用途として
は最も有望な方法であるが、膜中に多量のスパッタガス
（通常はアルゴンである）がとりこまれるために、膜応
力が大きくなる。この膜応力が大きい場合、特に膜の付
着力と同等以上の場合には膜の剥離が生じたり、また基
板にそりを生じ、通常のリングラフィ技術により電極パ
ターンの形成を行なう際に障害となり、パターン精度の
低下や更には基板の彼れを生じる場合がある。実際に、
同時スパッタにより形成した膜厚的４ｏｏｏＡのタング
ステン−シリサイド膜では、５ Ｘ １０”Ｎ／ＴＦ？
程度の引張り応力が生じており、はぼ膜剥離の限界近い
膜応力となっている。
本発明の目的は、同時スパッタ法による高融点金属合金
膜の膜応力が大きくなるという前記の問題点を解消し、
比抵抗が低く、高温での安定性、接着性、化学耐性、パ
ターン形成精度、信頼性等は良好にした半導体素子の電
極形成方法を提供することにある。
膜の膜応力が大きくなるという前記の問題点を解消し、
比抵抗が低く、高温での安定性、接着性、化学耐性、パ
ターン形成精度、信頼性等は良好にした半導体素子の電
極形成方法を提供することにある。
〔問題点を解決するための手段〕
本発明の構成は、高融点金属合金の電極を有する半導体
素子の電極形成方法において、前記金属合金の構成物質
の同時スパッタを行ない、かつスパッタ時に半導体基板
に負バイアスを印加して前記金属合金の膜を形成するこ
とを特徴とする。
素子の電極形成方法において、前記金属合金の構成物質
の同時スパッタを行ない、かつスパッタ時に半導体基板
に負バイアスを印加して前記金属合金の膜を形成するこ
とを特徴とする。
次に図面を参照しながら本発明の詳細な説明する。
本発明の実施例として、ＭＥＳＦＥＴのタングステン・
シリサイド・ゲート電極の形成方法を挙げる。
シリサイド・ゲート電極の形成方法を挙げる。
まず、Ｇ ａ Ａ ｓ半絶縁性基板にｎ９動作層を形成
したウェハ表面全面に同時スパッタにより、タングステ
ン・シリサイドを被着する。従来の同時スパッタの場合
、ウェハはアース電位に保たれたホルダにセットされた
状態で、スパッタが行なわれていた。この構造の場合、
ウェハに被着されたタングステン・シリサイド膜の膜応
力は強い引張り応力を示すことが実験的に確認されてい
る。この応力の発生原因として、膜中にとりこまれるア
ルゴン・ガスが考えられることから、ホルダの電位を変
えた場合の膜応力を調査したところ、ホルダの電位が一
１ＯＶ乃至−３０Ｖの場合に膜応力がほぼゼロとなった
。
したウェハ表面全面に同時スパッタにより、タングステ
ン・シリサイドを被着する。従来の同時スパッタの場合
、ウェハはアース電位に保たれたホルダにセットされた
状態で、スパッタが行なわれていた。この構造の場合、
ウェハに被着されたタングステン・シリサイド膜の膜応
力は強い引張り応力を示すことが実験的に確認されてい
る。この応力の発生原因として、膜中にとりこまれるア
ルゴン・ガスが考えられることから、ホルダの電位を変
えた場合の膜応力を調査したところ、ホルダの電位が一
１ＯＶ乃至−３０Ｖの場合に膜応力がほぼゼロとなった
。
第１図は本発明の実施例で用いる同時スパッタ装置の模
式図である。同図において、主な特徴であるホルダーバ
イアス電源５は、ホルダ４に一１ＯＶ乃至−３０Ｖの電
圧を印加することが可能である。ＧａＡｓ ＭＥＳ Ｆ
ＥＴ のゲート電極用途のタングステン・シリサイド
同時スパッタの条件例として１才、以下の条件があげら
れる。アルゴンガス圧は１０□Ｔ Ｏｒ ｒｓ タング
ステンとシリコンとのスパッタ速度は５：３、ホルダー
バイアスは一２Ｏｖ、膜厚は５ｏｏｏｆ ０以上の条件
で被着されたタングステン・シリサイド膜は、層比抵抗
は約２０μΩ鋼と良好で、膜応力は２ Ｘ １０” Ｎ
／ｙｊ以下の非常に小さな引張り応力で、膜の剥離は全
くなくウェハ３の反りも小さい。次に、フォトレジスト
をマスクとして、８Ｆ、ガスのりアクティブ・イオンエ
ツチングにより電極パターンを形成する。この場合、ウ
ェハ３の反りが小さいため、フォトレジストのマスク形
成精度が良好となり、１μ、程度の電極パターンが精度
よく形成される。
式図である。同図において、主な特徴であるホルダーバ
イアス電源５は、ホルダ４に一１ＯＶ乃至−３０Ｖの電
圧を印加することが可能である。ＧａＡｓ ＭＥＳ Ｆ
ＥＴ のゲート電極用途のタングステン・シリサイド
同時スパッタの条件例として１才、以下の条件があげら
れる。アルゴンガス圧は１０□Ｔ Ｏｒ ｒｓ タング
ステンとシリコンとのスパッタ速度は５：３、ホルダー
バイアスは一２Ｏｖ、膜厚は５ｏｏｏｆ ０以上の条件
で被着されたタングステン・シリサイド膜は、層比抵抗
は約２０μΩ鋼と良好で、膜応力は２ Ｘ １０” Ｎ
／ｙｊ以下の非常に小さな引張り応力で、膜の剥離は全
くなくウェハ３の反りも小さい。次に、フォトレジスト
をマスクとして、８Ｆ、ガスのりアクティブ・イオンエ
ツチングにより電極パターンを形成する。この場合、ウ
ェハ３の反りが小さいため、フォトレジストのマスク形
成精度が良好となり、１μ、程度の電極パターンが精度
よく形成される。
尚、第１図において、タングステン・ターゲット１とシ
リコン・ターゲット２とが用意され、それぞれターゲッ
ト・バイアス電源６，６′の電圧が印加される。さらに
、排気ポンプ７と、アルゴン・ガス導入口８とが設けら
れている。
リコン・ターゲット２とが用意され、それぞれターゲッ
ト・バイアス電源６，６′の電圧が印加される。さらに
、排気ポンプ７と、アルゴン・ガス導入口８とが設けら
れている。
以上説明したように、本発明によれば、金属合金膜の膜
応力を小さくできるという効果が得られる。
応力を小さくできるという効果が得られる。
第１図は本発明の実施例で用いる高融点金属合金の同時
スパッタ装置の模式図である。 同図において、１・・・・・・タングステン・ターゲッ
ト、２・・・・・・シリコン・ターゲット、３・・・・
・・半導体素子ウェハ、４・・・・・−ウェハーホルダ
、５・・・・・・ホルダーバイアス電源、６・・・・・
・ターゲットΦバイアス電源、７・・・・・−排気ポン
プ、８・・・・・・アルゴンガス導入口。 代理人 弁理士 内 原 音票Ｔ”：ｉ’：Ｓ、
・ｌ 第１図
スパッタ装置の模式図である。 同図において、１・・・・・・タングステン・ターゲッ
ト、２・・・・・・シリコン・ターゲット、３・・・・
・・半導体素子ウェハ、４・・・・・−ウェハーホルダ
、５・・・・・・ホルダーバイアス電源、６・・・・・
・ターゲットΦバイアス電源、７・・・・・−排気ポン
プ、８・・・・・・アルゴンガス導入口。 代理人 弁理士 内 原 音票Ｔ”：ｉ’：Ｓ、
・ｌ 第１図
Claims (1)
- 高融点金属合金の電極を有する半導体素子の電極形成
方法において、前記高融点金属合金の構成物質の同時ス
パッタを行ない、かつスパッタ時に半導体基板に負バイ
アスを印加して前記高融点金属合金の膜を形成すること
を特徴とする半導体素子の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23381884A JPS61111525A (ja) | 1984-11-06 | 1984-11-06 | 半導体素子の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23381884A JPS61111525A (ja) | 1984-11-06 | 1984-11-06 | 半導体素子の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61111525A true JPS61111525A (ja) | 1986-05-29 |
Family
ID=16961048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23381884A Pending JPS61111525A (ja) | 1984-11-06 | 1984-11-06 | 半導体素子の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61111525A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636837A (ja) * | 1986-06-26 | 1988-01-12 | Agency Of Ind Science & Technol | オ−ミツク電極の製造方法 |
| JPH04357827A (ja) * | 1990-02-12 | 1992-12-10 | American Teleph & Telegr Co <Att> | 電子素子およびその製造方法 |
| JP2003001057A (ja) * | 2001-06-26 | 2003-01-07 | Yokoi Kogyo Kk | 悪臭ガスの脱臭装置 |
-
1984
- 1984-11-06 JP JP23381884A patent/JPS61111525A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636837A (ja) * | 1986-06-26 | 1988-01-12 | Agency Of Ind Science & Technol | オ−ミツク電極の製造方法 |
| JPH04357827A (ja) * | 1990-02-12 | 1992-12-10 | American Teleph & Telegr Co <Att> | 電子素子およびその製造方法 |
| JP2003001057A (ja) * | 2001-06-26 | 2003-01-07 | Yokoi Kogyo Kk | 悪臭ガスの脱臭装置 |
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