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JPS6093362A - 集積回路素子搭載ユニツトの試験方式 - Google Patents

集積回路素子搭載ユニツトの試験方式

Info

Publication number
JPS6093362A
JPS6093362A JP58201477A JP20147783A JPS6093362A JP S6093362 A JPS6093362 A JP S6093362A JP 58201477 A JP58201477 A JP 58201477A JP 20147783 A JP20147783 A JP 20147783A JP S6093362 A JPS6093362 A JP S6093362A
Authority
JP
Japan
Prior art keywords
circuit
test
unit
integrated circuit
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58201477A
Other languages
English (en)
Inventor
Hiroshi Hamamura
博史 浜村
Yoshiaki Michiguchi
道口 由昭
Yutaka Isoda
豊 磯田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58201477A priority Critical patent/JPS6093362A/ja
Publication of JPS6093362A publication Critical patent/JPS6093362A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明はスキャンイン/アウト機能を有する複数の高集
積回路素子(LSI)を搭載する論理回路ユニットにお
ける回路分割手段による試験方法に関する。
(b) 技術の背景 近年半導体技術特に集積回路技術の発達に伴い1パツケ
ージに多数の例えば1,000ゲート1−超える論理回
路を搭載するL S Iが低コストで提供されるように
々す、これ等を初数個搭載接続して上位の論理回路ブロ
ツクを構成する合成樹脂またはセラミック板(以下Pt
&)は従来の低集牙−1回路素子でpt板全全構成た時
代のそれに比較して遥かに大規模の論理回路が実現出来
るようになった。
(C) 従来技術と問題点 従来よpPt板等試験対象における論理回路規模の増大
に伴いスキャンイン/アウト手法を含むこれ等の試験は
ある物足の出力機能に漸目し論理動作の組合せにおいて
該出力機能に関係する論理回路部分を他の回路より分離
分割して試験単位とすることにより試験対象皐χ囲を限
定し試験プログラムや試験工数を極力圧縮してP を板
における試験効率向上を計る手段が用いられるようにな
った。
pt板における入出力データuPt板における独立入出
力端子あるいはスキャンイン/アウト端子のようにIt
iI制御によって特定の論理回路特にフリップフロップ
回Mie (上”l?ンを選択するもの他論理動作過程
の]リリ択41・制御に匪って共通バスとのIIJJで
授受が実行さ”れる。回路分割手段による試験モードに
おいてスキャンイン/アウトを実行しても例えばスキャ
ンイン/アウト間VC挿入される部分論理動作においで
/ステムクロックはpt版板上全LSIに供給されてお
り、試験条件の組合ゼでLL試験対象としている回路分
割型もL拐を分例えは該当LSI外のLSI出力部VC
おりるトライステーh %ll制御回路にも信号が伝播
して誤ってデータがバスに送出されバスファイトを起す
欠点があった。この欠点を試験プログラムだけで処理し
ようとするとプログラムが複雑になり工数増となる。
(d) 発明の目的 本発明の目的は外部試験器によりスキャンイン/アウト
手法に基〈回路分割単位に実行する試験において該試験
制御に連動してPt板上のLSI単位にバスに接続する
トライステート回路ヲPt板入出力端子より印加するL
SIアドレスによって選択制御し、試験対象とするLS
Iだけの出力を有効とし、他のLSIKおけるトライス
テート回路出力は高インピーダンス状態として切離し、
プログラム等の負担を増加することなく回路分割試験に
おけるバスファイIf有効に防止する集積回路搭載素子
ユニットの試験方式を提供しようとするものである。
(e) 発明の構成 この目的は、複数の高集積回路素子を搭載接続し上位の
論理回路ブロックを形成する実装ユニットにおいて、実
装ユニットにおける各高集積(ロ)路素子は実装ユニッ
トの入出力端子よシのff+l+御に従ってデータのス
キャイン/アウトiする機能全備えると共に、実装ユニ
1.トハ別途入出力端子よシ素子選択信号を印加して該
素子のトライステート回路を選択刊御する選択手段を具
備し、論理動作モードにおいては該選択手段は全素子の
出力部におけるトライステート回路をイネーブルせしめ
てデータ処理を実行せしめ、試験モードにおいては外部
試験器の回路分割単位方式による試験の分割操作に連動
して選択手段は素子選択信号に従い試験対象とする該素
子におけるデータヲノ々スに送出せしめる一方非選択と
なる他の素子におけるデータ送出を抑止して回路分割単
位による試験を実行することを特徴とする集積回路素子
搭載ユニットの試験方式を提供することによって達成す
ることが出来る。
(f) 発り]の実が11例 以下図面を参照しつ5本発明の一実施例について説明す
る。
図は本発明の一実施例における集積回路素子搭載ユニッ
トの試験方式のブロック図を不す0図において1は印刷
配線&(Pt板)、2a、b、 ”””n−Lnは高集
積回路素子(LSI)、3は選択回路更に2InはLS
I2nの論理回路TSLはトライステートロジックおよ
びANDはアンド回路である0図の構成で図示省略した
が各LSIa−n−1もそれぞれ同類形式の論理回路2
1a □ n ” r T S L r AND k有
し、且pt板1はバスを始め入出力データ、制御および
アドレス信号等のための入出力端子の他スキャンイン/
アウト機能に伴う回路およびLSI相互間の接続線を備
えているものとする。このpt板1では通常の論理動作
モードにおいてはLSIアドレス信号入力端子SLAa
−mの信号に従い選択回路3のn−21個出力による試
験モード借上(TM )はすべてルベルとなるよう設定
されておシ、各LSIa−nは論理動作に従ってバスに
データを送出する。次に試験モードにおいてはスキャン
イン/アウトによる試験対象とする回路分割単位を設定
し、その単位がLSI2nに限られたとすれば例えば外
部試験器は図1r:、省略した他の選択手段によりLS
I2nにおけるフリップフロッグ回路を制御対象として
スキナイン/アウト動作制御を実行する。このとき該試
験器は選択回路3をしてLSI2nに印加するTMのみ
をルベルとし、他のLSIa〜n−1に印加するTM信
号f、OレベルとするようS LA、 a−m’t *
l11(IIIIする。従ッテパスヘノデータ送出が可
能なTSLはLS I2n K属するTSLだけとなり
、他のL S I a−n I K属するTSLは出力
の例えばトーテムポール回路を構成するトランジスタ素
子が共にオフになって高インピーダンスにな、j)LS
Ia〜y1−1からバスへの出力送出は皆無となるため
こttSからのバスファイトは考慮することのない試験
が実施出来る。尚上記はT ’l’ Lによって説明し
たがECLでもバイアス咀圧制御によって類似の効果を
得ることで実現出来る。また本実施例では説ゆjの都合
で回路分割単位をlLSIとしたが複数のLSIを回1
.テに選択しても、あるいはlLSIを複数に分′J、
1υし分割ブσに選択すれば同様に夷91出来ることは
いつ迄もない。
(g) 発明の効果 以」二幌明したように本発明によればスキャンイン/ア
ウト手法に基< pt板等集積回路素子実装ユニットに
おける回路分割単位に実行する試験においてLSIアド
レスによる選択によってバスに接続するトライステート
回路を制御して試験対象とならない非選択LSIのバス
出力を抑止してバスファイトを防止することによシ回路
分割単位試験におけるプログラムの負担や試験工数+m
減する効率のよい集積回路素子実装ユニットにおける試
験方式を提供することが出来る。
【図面の簡単な説明】
図は本発明の一実施例における集積回路素子実装ユニッ
トにおける試験方式のブロック図である。 図において1は印刷配線板、2 a = n は高集積
回路素子、3は選択回路およびTSLはトライステート
ロジックである。

Claims (1)

    【特許請求の範囲】
  1. 複数の高集積回路素子を搭載接続し上位の論理回路ブロ
    ックを形成する実装ユニットにおいて、実装ユニットに
    おける各高集積回路素子は実装ユニット入出力端子よシ
    の制仙1に従ってデータのスキナイン/アウトをする機
    能を備えると共に、実装ユニットは別途入出力端子よ多
    素子選択信号を印加して該素子のトライステート回路を
    選択制御する選択手段を具備し、論理動作モードにおい
    ては該選択手段は全集子の出力部におけるトライステー
    ト回路をイネーブルせしめてデータ処理を実行せしめ、
    試験モードにおいては外部試験器の回路分割単位方式に
    よる試験の分割J、lψ作に連動して選択手段は試検対
    象とする素子を選択して該素子におけるデータ全バスに
    送出せしめる一方非選択となる他の素子におけるデータ
    送出を抑止して回路分割単位による試験を実行すること
    を特徴とする集積回路素子搭載ユニットの試験方式。
JP58201477A 1983-10-27 1983-10-27 集積回路素子搭載ユニツトの試験方式 Pending JPS6093362A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58201477A JPS6093362A (ja) 1983-10-27 1983-10-27 集積回路素子搭載ユニツトの試験方式

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Application Number Priority Date Filing Date Title
JP58201477A JPS6093362A (ja) 1983-10-27 1983-10-27 集積回路素子搭載ユニツトの試験方式

Publications (1)

Publication Number Publication Date
JPS6093362A true JPS6093362A (ja) 1985-05-25

Family

ID=16441721

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58201477A Pending JPS6093362A (ja) 1983-10-27 1983-10-27 集積回路素子搭載ユニツトの試験方式

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JP (1) JPS6093362A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022041223A1 (zh) * 2020-08-31 2022-03-03 华为技术有限公司 芯片测试电路及电路测试方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58151569A (ja) * 1982-03-05 1983-09-08 Hitachi Ltd 集積回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58151569A (ja) * 1982-03-05 1983-09-08 Hitachi Ltd 集積回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022041223A1 (zh) * 2020-08-31 2022-03-03 华为技术有限公司 芯片测试电路及电路测试方法
CN115443415A (zh) * 2020-08-31 2022-12-06 华为技术有限公司 芯片测试电路及电路测试方法
CN115443415B (zh) * 2020-08-31 2023-09-22 华为技术有限公司 芯片测试电路及电路测试方法

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