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JPS6089894A - 半導体メモリデバイス - Google Patents

半導体メモリデバイス

Info

Publication number
JPS6089894A
JPS6089894A JP59140419A JP14041984A JPS6089894A JP S6089894 A JPS6089894 A JP S6089894A JP 59140419 A JP59140419 A JP 59140419A JP 14041984 A JP14041984 A JP 14041984A JP S6089894 A JPS6089894 A JP S6089894A
Authority
JP
Japan
Prior art keywords
data
output
address
semiconductor memory
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59140419A
Other languages
English (en)
Inventor
プラビン　ピー・パテル
チトランジヤン　エヌ．レデイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS6089894A publication Critical patent/JPS6089894A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイスに関するもので、とくにニブル
モードの動作態様をもつダイナミック読出し書込み型半
導体メモリデバイスに係わるものである。
〔従来の技術〕
ランダムアクセス読出し書込みメモリにおけるデータの
入力および出力モードのひとつに、いわゆるニブルモー
ドと呼ばれるものがあシ、このニブルモードではデータ
は４ビツトを１組とする「ニブル」形式でアドレスされ
、これら４ビツトを１ビツトデータ端子を介して順次読
み出しあるいは書き込むようにする。たとえば６４にビ
ット。
２５６にビット、１メガビツト規模の半導体ダイナミッ
クＭＯ８ＲＡＭ等はこのようなニブルモードで動作する
ように構成することができる。こうしたニブルモーＰ動
作にとくに適したダイナミックＲＡＭ回路としてはたと
えば米国特許第４２６９．９９３号にその記載がアシ、
ここに開示された回路ではセルアレーから四つのグルー
プに分けた入出カラインを並列に取シ出して一時に４個
のビットをアクセスするようにしたものである。
〔発明が解決しようとする問題点〕
しかしながら、この回路においては、最初のビットに対
する出発アドレスが必ずしもアレーの入出カラインに用
いたものと同一の境界上に来るとは限らないという問題
かめる。さらにニブルモードの回路においては、出発ア
ドレスは４列ごとでは′なく、どの列であってもよいも
のでなければならないが、従来（！２−；ＪＪでこ４か
を実現しようとするとニブルアクセスタイムが遅すぎる
という問題もある。
〔発明の目的〕
故に本発明の主たる目的は半導体メモリデバイス、とく
に上記二ゾルモード動作態様を有する半導体メモリデバ
イスに用いる高速入出力回路を提供することにある。
本発明の他の目的はどの列アドレスにおいてもアクセス
タイムが速いニブルモード回路を提供することにある。
〔問題点を解決しようとするための手段〕このような目
的を達成すべく本発明は、１トランジスタメモリセルの
アレーに行デコーダおよび列デコーダを付設して４ビツ
ト幅の入出力を得るようにした半導体ダイナミックメそ
リゾバイスを提供するもので、このような４ビツトアレ
ーの入出力には該デバイスのための１ビツトデータイン
・データアウト（データ受取、送出）端子を遂次モード
で結合する。行アドレスストローブ信号および列アドレ
スストロープ信号が電圧下降したときにはラッチする。
これらアドレスは４ピツト列内の出発ビット９アドレス
を含む。他の６ピツトは前記列アドレスストローブ信号
がサイクルするにともなって現れる。この出発アトリス
は１ピツトを４ビツトリングカウンタにセットするのに
用いるもので、このビットが前記４ビツトのビット列を
サイクルする。
なお以下に本発明を４ビツトニブルを用いるものとして
説明するが１本発明の回路構成やその他の特徴はシリア
ルバイトモード（８ビツト）その他適宜のビット数を用
いても選られるものである。
〔実施例〕
次に図面を径照して本発明の詳細な説明する。
第１図に本発明によるニブルモード回路の特徴を有する
メモリデバイスの一実施例を示す。このデバイスはダイ
ナミックタイプの読出し・書込み用半導体メモリで、典
型的にはＮチャンネル自己整合型シリコン’ｌ’　−ト
ＭＯ８製造方法を用いて製作する。この第１図に示すデ
バイスは全体が約３０．０００平方ミル以下のシリコン
チップ１個に集積されるが、この程度のチップはピンな
いし端子数が１６から１８の標準デュアルインライン型
パッケージに実装するのが普通である。このようなデバ
イスで容量を６４ＫＸ１とした場合は１本出願人の製造
になる製品、たとえば部品番号ＴＭＳ４１６４ｆ：、ま
た１６ＫＸ４とした場合は、たとえば部品番号ＴＭ？　
４４１６それぞれ使用することができるほか１本発明の
特徴を有するデバイスを容量２５６にあるいは１メガビ
ツトのダイナミックＲＡＭに用いてもよいことは言うま
でもない。
第１図実施例のデバイスにおいてはさらに、計６５．５
３６個からなるアレー１０を、それぞれ３２．７６８個
のメモリセルからなるふたつのグループ１０ａ、１０ｂ
Ｋ分け、これら６５，５３６個のメモリセルを２５６行
、２５６列の規則的なパターンに配列する。これら２５
６行すなわちＸ軸方向ラインのメモリセルのうち半数の
１２８行は前記グループ１Ｏａに、残シの半数１２８行
は前記グループ１０ｂにそれぞれ含まれ、一方２５６列
すなわちＸ軸方向ラインの者々は２本のビットラインに
分れ、各２本のビットラインが前記グループ１θａ、１
Ｑｂにそれぞれ含まれる。ただしこの場合、電気的に等
価′なビットラインは互いに畳み合わせるようにして配
列することができることは言うまでもない。
前記アレーの中心には２５６個のセンス増幅器１１を設
ける。これらセンス増幅器１１は差動双安定型回路とし
、たとえば本出願人による米国特許第４，２３９，９９
３号に教示のごとくに構成する。
各センス増幅器１１は各列すなわちＸ軸方向ラインの中
心に接続され、従って各センス増幅器の各側にはメモリ
セルが１２８個ずつ列ラインの各半分によって接続され
ている。このチップの所要電源は＋ｓ　、ｖ　ａａのみ
で、他には設置端子１８Ｂを設けるのみである。
行ないしＸアドレスデコーダ１２も２個に分割され、１
６本のＡおよびＩライン１３が８個のアドレスバッファ
ないしラッチ１４から２段出力回路１５を介してこのデ
コーダに至っている。アドレスバッファ１４の入力には
ＴＴ’Ｌ　’［圧レベルの８ビツトＸアドレスが加えら
れる。この列デコーダ１２は２５６本の行ラインのうち
入力端子１６の８ビツトアドレスによシ指定されるライ
ンを選択する機能をなすもので１選択された行ラインが
セルアレー１０の一方の半分１０１）内にあるときはセ
ンス増幅器１１の反対側に設けたダミーセル行１７を動
作させ、他の半分１０ａ内におるときはダミーセル行１
８を動作させる。前記入力端子１６のアドレス信号は多
重化され１列ないしＹアドレスもこれら入力端子１６に
引加され、８個の列アドレスバッファ１９群にラッチさ
れる。これら列アドレスバッファ１９からはアドレスが
「６４中の１」選択型列デコーダ２０．２１に加えられ
、また出力回路２３およびライン２４からアドレスが「
４中の１」選択型ニブルモードビット選択回路２２に加
えられる。列デコーダ２０゜２１による「６４中の１」
選択動作によってセルアレーの４列群が８ピツト列アド
レスの６ビツトに基いて４本のデータおよびデータバー
ライン群２５．２６に接続される。前記ニプルモードビ
ツト選択回路２２は８ピツト列アドレスからライン２４
に現れる２個のアドレスビットおよびそれらの補数に基
いて、４対のライン２５．２６のうち１対を選択し１選
択した１対のラインをライン２８を介してデータ出力バ
ッファ２７に接続することによシデータの読出しを行な
い、ついで残シの６対のラインについて順次同様の処理
を行なってニブルモードの動作を実効する。データ受は
取シ端子３０によシラビットデータ入力がデータ人力バ
ッファ３１に入力され、このバッファの出力が入力回路
３２に結合されるが、これについては後述する。バッフ
ァ３１は前記アドレスバッファ１４．１９と同等の構成
としてよく、これらアドレスバッファについては米、国
特許第４，２８０，０７０号にその回路構成が例示され
ている。なお、上記１ビツトデータ出力はデータ出力バ
ッファ２７からデータ送出端子３３に送られる。
第２ａ図〜第２ｊ図に各動作モードを示す。すなわち、
入力端子３４に行アドレスストローブ信号（以下ＲＡＳ
伯号と称する）が与えられた場合には前記入力端子１６
に行アドレスが、また入力端子３５に列アドレスストロ
ーゾ（８号（以下画信号と称する）が与えられた場合に
は列アドレスが。
それぞれ現れるようになっている。制御信号としてはこ
れらの画信号およびｉ信号以外に、入力端子３６に加え
られる読出し書込み信号（以下Ｗ信号と称する）が用い
られる。これら６種の制御用入力信号はデバイス全体の
制御および基本タイミングクロックを司るものでクロッ
ク発生・制御回路３７に入力され、この回路３７によシ
次に述べるように多数のクロック信号や制御信号を発生
してデバイス各部の動作を規制するったとえば１ビツト
モードではＲＡＳ入力信号２ａ図に示すように低レベル
となると、入力端子１６に現れる８個のＴＴＬレベルビ
ットがＲＡＳ入力信号得られたクロックによシバツ７ア
１４に入力されてラッチされ、また第２ｂ図に示すよう
に画信号が低レベルとなったときＫは、前記回路３Ｔで
発生したクロックによシパツファ１９が入力端子１６の
ＴＴＬレベル列アドレス信号をラッチする。行および列
アドレスは第２Ｃ図に示す期間、有効であることが必要
でｔりｂ、また１ビット読出しサイクル期間中は、入力
端子３６のｉ信号は第２ｄ図に示す期間、高レベルであ
ることが必要であシ、さらに端子３３の出力は第２ｅ図
に示す期間、有効である。
一方、１ぎット書込オンリーサイクル期間中は。
書込み信号Ｗは第２ｆ図に示すよ、うに低レベルにある
ことが必要で、またデータ受取シビットは第２ｇ図に示
す期間、有効であることが必要である。
な、お、！込み、オンリー・サイクル期間中はデータ送
出端子は烏インピーダンス状態に保持される。読出し書
込みサイクルも可能である。
第２ｈ図、第２１図、第２ｊ図はニブルモードおける４
ピット読出し、１１込み、読出し・修飾・書込みサイク
ルを示すタイムチャートである。ニブルモードによる動
作中、■信号鉱低レベルに保持される一方、］信号は周
期的に変化して読出しま、たは書込み用のビットを１個
、２個、６個または４個選択する。従って画信号が低レ
ベルにある間はＷ信号入力を周期的に変化させて動作を
行ない、ニブルの４ピツトのうち何れかによシ読出しお
よび書込みを行なうようにしてもよい。
第３図においてニブルモード回路２２は４個の同様な回
路ブロック４１．４２，４３．４４からなシ、各ブロッ
クはデコーダ４５．シフトレジスタ段４６．およびラッ
チ４７からなっている。各デコーダ４５にはライン２４
から２個のアドレスビットもしくは補数の組合せ入力が
入力して４本のラインのうちただ１本に出力を出すこと
によシ。
回路ブロック４個のうち１個を出発アドレスとして選択
ｆる。４個のシフトレジスタ段４６は１ピツトを循環さ
せて、最初の動作サイクルに引き続く３サイクルに４個
のデータビットのうちどれを使用するかをマークする。
またランチ４７はどのビットを選択するか、読み出すの
かあるいは書き込むのかについての制御情報を保持する
ものである。
第４図に上記ブロックの各々の構成、すなわち各ゾロツ
クを構成するデコーダ４５．シフトレジスタ４６．ラツ
チ４Ｔの詳細を示す。まずデコーダ４５はアドレスビッ
トまたは補Ｉ３１．Ａ１．Ａ２が入力されるトランジス
タ５０．５１を含ｔｒ　通常の形式のＮＯＲデートでア
シ、これらトランジスタの出力接続点４８はトランジス
タ５３によっテ電位φ２にプリチャージされ、入力接続
点５４にはトランジスタ５５によルアドレスビットが電
位φ２にクロックインされ、かつトランジスタ５６にょ
シミ位φ２にプリディスチャージされている。過電圧が
低レベルになるとφ２電圧は高レベルとなシ、出力接続
点４８は条件つきで、すなわちアドレスの如何によシブ
イスチャージする。この場合のクロックを読出しＫつい
ては第２ｈ図に、書込みＫついては第２１図にそれぞれ
示す。接続点゛４８はトランジスタ５２を介してシフト
レジスタ段４６の出力接続点５７と、また（ｒ−）にＶ
の印加された分離用トランジスタを介して）ラッテ４７
内の接続点５８．５９とそれぞれ接続されている。
゛　非選択６ブロツクの復号接続点５２は最初のメモリ
動作期間中にそれぞれ該尚する有効なアドレス信号ライ
ン２４を介して接地に落され１選択ブロックの復号接続
点５２は高レベルに保持されもその他の接続点５７．５
８．５９はトランスファゲート５２を介して高電位にシ
リチャージされておシ、このため最初の活性メモリサイ
クル中は。
回路ゾロツク４１〜４４のうち選択された１ブロツクの
接続点５７．５８．５９は高レベルに保持されるが、非
選択の６ブロツクの接続点５１゜５８．５９は各ブロッ
クのトランスファデート５２およびトランジスタ５０．
５１を介してディスチャージされ接地に落される。最初
の活性メモリサイクルにおける選択プロセスが完了する
と。
該サイクルの終了時点でクロックΦｐｎが消え、第４図
かられかるようにデコーダ４５がニブル回路　。
の他の部分から電気的に分離される。なお１通常のメモ
リサイクルに引き続くニブルモードサイクル期間中はデ
コーダ４５はすべてニブル回路の他の部分から電気的に
分離される。また通常のメモリサイクルに引き続くニブ
ルモードサイクル期間中は、デコーダ４５はすべてニブ
ル回路の他の部分との結合が解除されたままである。
第４図に示すシフトレジスタ段４６は高速すなわち最小
ニブルサイクル時間を得るためのスタテック回路で、′
基本的にはスタチックインバータ段を２測置列に接続し
て構成されている。各インパターはドライバーとしての
トランジスタ６０と。
負荷トランジスタ６１と、クロックドトランスファトラ
ンジスタ６３とを含み、その−１段インバータはψ１で
夛□ロックされ、第２段インバターは石でクロレフされ
る。ドライバトランジスタ６゜の／７”−）はそれぞｉ
独立したトランジスタ６４を介してシリディスチャージ
され、これらトランジスタ６４のケートには制御信号Φ
８が入力するりシフトレジスタ段４６の出力接続点５７
は次段のシフトレジスタ段の入力接続点６５に接続され
。
最終のシフトレジスタ段の出力接続点５７は第１段シフ
トレジスタ段の入力接続点６５に接続される。各シフト
レジスタ段が能動状態にある間はクロックφ１の電位紘
高レベルにあシ、接続点６６は前段の出力接続点５Ｔと
等電位となる。反転ビットは接続点６７に記憶される。
活性メモリサイクルの終了時点でクロックφｌは消える
が接続点６６．６７に送られた情報はそのまま残る。ク
ロックφ１がゼロ電位となった後はプリチャージサイク
ルの開始と同時にクロック石が高レベルとなシ、電荷が
接続点６７から接続点６８へと移行し、接続点５７に記
憶された補数ビットが出力接続点５７で有効となる。先
行する活性メモリサイクル終了後１反転動作が２回行な
われるため、各出力接続点５７は前段の出力接続点５７
と同一の状態にあシ、従って各二ゾル期間中に相隣るシ
フトレジスタ段を介して情報の伝達が行なわれることと
なる。このように構成することによシ、データの読出し
や変更を４個のニブルビットを用いて自由に行なうこと
が可能となる。接続点６５゜６Ｔのキャパシタンスを接
続点６６．６８のキャパシタンスのほぼ８倍とすること
によＬｍ荷の移行が行なわれたときに接続点６６．６８
が適切な電位となるようにする。また各段のトランジス
タ６０．６１はその増幅率の比率を適宜選択することに
より５７．６７のゼロレベルを適切な値とするようＫす
る。さらにクロックチ０１石は第２ｈ図に示すように互
いに排他的関係のクロックである。トランジスタ６４は
ＲＡＳ信号または最初の弁信号から発生する制御クロッ
クΦ８によＬ最初の活性メモリサイクルの初期に接続点
６６゜６８を接地電位に保持する。かくしてシフトレジ
スタ４６は前段が論理ゼロ状態となって活性記憶サイク
ルを開始し、復号化アドレスビットＡＩ。
Ａ２によシ前記４ブロックのうち接続点５７にビット１
を入力させるブロックを選択し、ついでこのビット１を
クロックφ１．φｌで循環させる。
各ラッチ回路４７は読出しラッチ７０と書込みランチ７
１とからなり、これらラッチの各々は交°　又結合トラ
ンジスタ７２．７３を含みこれらトランジスタ間゛の接
続点７４はトランジスタＴ５によシミ位ｈ　、９’３で
高レベルにプリチャージされ。
接続点７４の電位が高いためトランジスタがターンオン
してに°’４ｓ　、　ｗｓ伯号ライン接地電位となって
いる。活性メモリサイクル中は、前記ニップルブロック
４１−４４のうち選択した１ブロツクにおけるラッテ４
７の接続点５８．５９の電位は高レベルに、残９の６ゾ
ロソクのラッチ４７はゼロレベルに、それぞれ保持され
ている。現在性なわれている動作モードが読出し、書込
みまたは読出し・修飾・書込みサイクルのいずれである
かによって、第１図のクロック発生・制御回路３７から
信号ΦＲまたは信号ΦＷもしくはその両者が出力される
。接続点５８．５９はコンデンサ７６を介してデートさ
れて１選択された１ビツトのためのデバイスを介して効
率よく電荷の転送を行なうとともに、非選択ビットにお
いてはトランジスタＴＩをオフ状態に保持する。ラッチ
７０．７１は主として非選択のＲ８，ＷＳ信号をゼロ電
位に保持すべく用いるもので、このようなラッチを用い
ない場合はこれらＲｅ　、Ｗｅ信号は浮動ゼロレベルに
維持されることとなって、ノイズ等によシこれらの信号
に衝撃が与えられると、正常の絖出し。
書込み、または読出し・修飾・書込みサイクルが阻害さ
れる結果となる。かくて、都合４個のＲｅ信号が第５図
に示す中間センス増幅器８０に供給される。これらラッ
テ４ＴからのＲｅ信号は転送デバイス８１のゲートを制
御し、このデバイスを介して中間センス増幅器８０のう
ち１個がライン２８によシ共通の出力バッファ２７に接
続される。
選択された４ｓ信号によ凱対応する中間センス増幅器８
０が出カバソファ２７に接続され、このため、ライン２
５．２６のアレー出力が有効となった時点で、このセン
ス増幅器に記憶された出力チータカデータ出力バッファ
２７に転送される。
メモリアレー１０からのライン２５．２６に現われた選
択ニブルブロックの４ビツトはすべて最初の活性メモリ
サイクル中に読み出され、それぞれ対応する中間センス
増幅器８０に記憶されて、ニブルモードを用いる際に転
送デバイスを介して順次読み出される。１ビット動作を
実行中の場合は（すなわちＯＡ８４１号がサイクリング
つまシ周期変化を行なっていないときＫは）、上記４ビ
ツトのうちただ１個がデータ送出端子３３に送られる。
次に第６図において、データ入力回路は入力バッファ３
１はデータ受取シ端子３０にデータビットを入力してラ
イン８３に増幅したデータを出力する。これらのライン
８３は構成をひとしくする４個のバッファ８４に接続さ
れ、これらバッファからアレーに至る４群の入出カライ
ン２５．２６にデータおよびデータ出力が供給されるっ
バッファ８４にはさらにライン８５を介して第６図、第
４図に示す４個の書込みラッチ７１からの４個の書込み
信号ＷＳが入力し、任意の時点でこれら４個のバッファ
８４のうちただ１個が選択される。
二ツゾルモードではライン８４に現われるＷＳ信号は、
アレーに書き込まれるデータビットが端子３０に現われ
るにともない、一定の順序たとえは２−３−４−１とか
４−１−２−３とか順序でサイクルするっ 第７図に前記バッファ８４の各々の詳細を示す。
書込み期間中（第２１区）は、ラッチ７１からライン８
５に供給された選択ＷＳ出力は高レベルに保持され、接
続点８６をディスチャージさせる。
この接続点８６は電位石（第２１図）によシプリチャー
ジされ、さらにニブルモードサイクルで電位らによりチ
ャージされる。この接続点８６をディスチャージすると
、該接続点８７　、８８　。
８９．９０の接地クランプが解除される。各バッファ回
路８４における接続点８６が高レベルにグリチャージさ
れるとトランジスタ９１，９２゜９３．９４がオンとな
って接続点８７．８８゜８９．９０は低レベルとなシ、
従って人出カライン２５，２６．は図外の回路を一介し
て高レベルにプリチャージされる。読出し期間中はライ
ン８６は４本とも高レベルとすることにょシパス間の干
渉を防ぎ、またこれらデータ受入れバッファ８４の大出
力トランジスタ９４をオフとすることにょシ入出カライ
ン２５．２６に高インピへダンス出力を発生させる。
一方、書込み期間中はライン８５のＷＳ信号のひとつが
高レベルとなるまでライン８３のデータが有効で、選択
されたＷＳ佃号は、　（ａ）　ｈランラスタ９６をオン
にして接続点８６をディスチャージＬ、、　（ｂ）回路
ｉ読点８７．８８，８９，９０ｔ−ゼロクランプから解
除し、　（ｃ）　）ランジスタ９７をオンにして接続点
８７−９０を適宜データおよびデータ人力ライン８３か
ら適切な値にチャージする。
またクロックΦＷ２の直後に現われるクロックΦＷ２に
よシ接読点８７．８９をポンプアップすることによって
１選択ブロックの入出カラインにおける高電位を確実に
保持するようにする。
〔発明の効果〕
本発明による半導体メモリデバイスは上記のように書込
み動作を多重化したことにより、２段バッファ３１を４
個のデータ入力段すなわちバッファ８４に対して共通に
用いることができるため。
デバイスのレイアウト領域を徒らに大きくすることなく
書込みのタイミングを向上させることができ、またトラ
ンジスタ９１−９４によシ枢要な接続点８７−９０を確
実にゼロレベル家保持することができるため、大出力デ
バイスとしてのトランジスタ９５のゲート領域における
ノイズ等によシバス間に干渉が起るのを避けることがで
きるという効果がある。
さらに最初の活性メモリサイクルの後で、トランスファ
デートたるトランジスタ５２およびクロックΦａｎＫよ
ってデコーダ４５とシフトレジスタ４６との間の結合を
解除することによ）、ニブルサイクル期間を短縮するこ
とができろう引き続くニブルサイクルでは選択上の情報
はスタチックシフトレジスタ４６を介して転送され、出
発ビットアドレスが、最初に捕捉された後のニブルサイ
クル中は、アドレス信号２４は前Ｎｌ２４個のニゲル回
路ブロックの次の１個を選択する必要はないという効果
もある。
【図面の簡単な説明】
第１図は本発明によるニゲルモード回路を適用すること
のできる半導体ダイナミックメモリデバイスを示す概略
電気回路図、第２ａ図ないし第２ｊ図社第１図に示すデ
バイス各部位における時間軸上の電圧その他の状態を示
す説明図、第６図は第１図に示すデバイスにおけるニブ
ルモードの概略の構成を示すブロック図、第４図は第６
図に示す４個のニゲル回路ブロックのひとつを示す結腺
図、第５図は第１図に示すデバイスにおけるデータ出力
回路の概略の構成を示すゾロツク図、第６図は第１図に
示すデバイスにおけるデータ入力回路の概略の構成を示
すブロック図、第７図は第６図に示す４個のデータ入力
バラフチのひとつを示す結線図である。 １０・・・・叩曲・・曲セルアレー。 １１・・・・・・・・・・・・・・・・・・センス増幅
器、１２・・・・・・・・・・・・・・・・・・行デコ
ーダ。 １４・・・・・・・・・・・・・・・・・・アドレスバ
ッファ。 １９・・・・・・・・・・・・・・・・・・列アドレス
バッファ。 ２０．２１・・・列デコーダ。 ２２・・・・・・・・・・・・・・・・・・ニブルモー
ドピット選択回路。 ２５．２６・・・データライン。 ２７・・・・・・・・・・・・・・・・・・データ出力
バッファ。 ３１・・・・・・・・・・・・・・・・・・データ人カ
バソファ。 ３２・・・・・・・・・・・・・・・・・・入力回路。 ３４・・・・・・・・・・・・・・・・・・行アドレス
ストローブ信号幻ロ入力端子。 ３５・・・・・・・・・・・・・・・・・・列アｒレス
ストローブ信号ＣＡＢ人万端子。 ３６・・・・・・・・・・・・・・・・・・読出し書込
み制御信号Ｗ入力端子。 ４１〜４４・・・ニブルモード回路ブロック。 ４６・・・・・・・・・・・・・・・・・・シフトレジ
スタ。 ４７・・・・・・・・・・・・・・・・・・ラッテ。 ８０・・・・・・・・・・・・・・・・・・センス増幅
６゜８４・・・・・・・・・・・・・・・・・・バッフ
ァっ代理人　浅　村　皓 図面の浄♂（内容に変更なし） Ｆｉｇ、２ａ ｈν２ｂ ｈり２Ｃ Ｆｔν２ｄ １ｇ２ｅ Ｆｉｔ）２ｆ Ｆｉｇ　２ｇ ｍ−出し動作、二刀しし一ド（第１仁゛ノドΣビ、、ト
３１ミ巳）７′／シ１？ｈ 各ハコ１助作、ニア形Ｅ−ド（％１げ、トΣビ、ト２と
し旧とぎ）Ｕ出し・４１都・を込み動作、ニブル己−ド
（第１し、トΣじノド１ｋＬｊ、とき）Ｆｔ’１．３ Ｆｔ’１．５ Ｆｔり６ Ｓ Ｆｔ’ｇ、？ 手続補正書（師） 昭和５９年　９月　６日 特許庁長官殿 １、事件の表示 昭和５９年特許願第１４０４１９号 ２・発明０名称　半導体２３．、デバイ７３、補正をす
る者 事件との関係　特Ｓ′「出願人 ４、イ゛（埋入 ５、補正命令の日付 昭和　年　月　１：１ ６、補正により増加する発明の数 昭和ｇチ２年４月２ρ日 特許庁長官殿 １、事件の表示 昭和まデ年特許願第岸ａｗｎ号 ２、発明の名称 ！−）メト１ん＋１，１コ］″５パバ包３、補正をする
者 事件との関係　特許出願人 住　所 へ諸　テキサス　インスッルメンツ　インコーホレイテ
ッド４、代理人 ５、補正命令の日付 昭和Ｊり年／θ月３Ｑ日 ８、補正の内容　別紙のとおり 図面の浄書　（内容に変更なし〕

Claims (8)

    【特許請求の範囲】
  1. （１）Ｎ行のメモリセルおよびＭ列のメモリセルと。 これらＮ行のメモリセルに結合され、かつ各グループが
    Ｂ本のラインからなる複数のグループに分けられたＭ本
    の列ラインとからなるアレー、およびアドレスに基づい
    て特定の行および列を選択するアドレス手段を有する半
    導体メモリデバイスにおいて、各列グループに至シデバ
    イスメモリセルのうち選択されたメモリセルからのＢ個
    のビットを同時に出力するＢ本を含む出力ラインと、前
    記列グループのうちただ１個の列グループを選択して前
    記Ｂ本の出力ラインに接続するように前記アドレス手段
    に設けた選択手段と、前記アドレスのビットを入力して
    前記Ｂ本の出力ラインのうち１本を開始ビットとして選
    択するとともに、データの出力順序を残シのＢ本の出力
    ラインを介して設定する、ように構成し、前記アドレス
    に応答するデコーダ手段と、１ビツトをこのデコーダ手
    段によシ設定された出発点から循環させるようにしたシ
    フトレジスタ手段と、前記デコーダ手段およびシフトレ
    ジスタ手段の出力を一時的に保持する制御ラッチ手段と
    を含む逐次出力選択手段と、それぞれが前記出力ライン
    のうちの１本に結合されかつ前記Ｂ個のデータビットを
    すべて保持するようにしたＢ個の出力データラッチと、
    これら出力データラッチからのＢ個のデータビットを前
    記制御ラッチ手段の内容によシ定められた順序で単一の
    入力端子に供給するための結合手段とからなることを特
    徴とする半導体メモリデバイス。
  2. （２）　前記メモリセルはこれを１トランジスタダイナ
    ミツクセルによシ構成し、さらに行アドレスストローブ
    信号ＲＡＳおよび列アドレスストローブ信号ＯＡＳ　Ｋ
    応答して前記アドレスを該半導体メモリデバイス内で多
    重化したことを特徴とする特許請求範囲第１項記載の半
    導体メモリデバイス。
  3. （３）　前記列アドレスストローブ信号ＯＡＳを高低向
    レベルの間で周期的に変化させ、このに周期的笈化に応
    答して前記シフトレジスタをクロックさせるようにした
    ことを特徴とする特許請求範囲第２項記載の半導体メモ
    リデバイス。
  4. （４）前記列アドレスストローゾ信号ＣＡＢのサイクリ
    ングによる制御のもとて前記結合手段から逐次的に前記
    データビットを前記出力端子に供給するようにしたこと
    を特徴とする特許請求範囲第６項記載の半導体メモリデ
    バイス。
  5. （５）前記Ｂはこれを４としまた前記Ｍはこれを４の偶
    数倍とするとともに、前記出力ラインが４個のデータお
    よびデータ出力ラインを含むようにしたことを特徴とす
    る特許請求範囲第４項記載の半導体メモリデバイス。
  6. （６）　前記制御ラッチ手段によシ設定される順序でデ
    ータを単一のデータ受取シ端子から受取るようにしたＢ
    個のデータ入力回路と、これらＢ個のデータ入力回路か
    ら前記Ｂ本の出力ラインを介して前記列にデータを同時
    に結合させるようにしたことを特徴とする特許請求範囲
    第１項記載の半導体メモリデバイス。
  7. （７）活性サイクルの開始時には前記シフトレジスタを
    ゼロ状態とし、しかる後前記デコーダ手段に応答して単
    一のビットを前記シフトレジスタに挿入するようにした
    ことを特徴とする特許請求範囲第１項記載の半導体メモ
    リデバイス。
  8. （８）　前記制御ラッチ手段は前記Ｂ個のビットの６各
    につき１個の読出しラッチと１個の書込みラッチとを含
    むようにしたことを特徴とする特許請求範囲第６項記載
    の半導体メモリデバイス。
JP59140419A 1983-07-08 1984-07-06 半導体メモリデバイス Pending JPS6089894A (ja)

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