JPS6072045A

JPS6072045A - 半導体メモリ装置

Info

Publication number: JPS6072045A
Application number: JP58179363A
Authority: JP
Inventors: Tetsuji Sato; 哲司佐藤; Nobuo Tsuda; 津田　伸生
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1983-09-29
Filing date: 1983-09-29
Publication date: 1985-04-24
Also published as: JPS6255240B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明−半導体メモリ装嵌″に関し、特に試験回路を内
蔵したことにより、試験の高速化と試験結果に基づく自
動冗長切替を可能にした半導体メモリ装置に関する。

半導体メモリ装置にｄ、”　ｏ　”あるいは”　１　”
の２値の情報をビット対応で回路的に双安定状態を有す
るメモリセルで保持するいわゆるスタティノク形メモリ
装−がある。第１図は、スタティック形メモリ装置にお
りるメモリセルの回路図である。

同図はＣＭＯＳトランジスタで構成した場合であシ、ｌ
ａ，　ｌｂ，　ｌｃと１ｄはｎチャネルＭＯＳ＋−ラン
シフタ，　２ａと２ｂはｐチャネルＭＯＳトランジスタ
である。３は該メモリセルを選択するためのワード線、
４ａおよび４ｂはピノ｝Ｍであり、該ワード線と該ビッ
ト線によって複数のメモリセルを相互接続し、セルアレ
イを構成する。同図において、５ａおよび５ｂは該メモ
リセルの第］および第２のノードであり、通常第１のノ
ード５ａが接地電位と等しいｒＬＪ状態の時には、第２
のノード５ｂは電源電位Ｖｌ）］）と等しいｒＨＪ状態
を示している。また、第１のノード５ａがｒＨＪ状態の
時には、第２のノード５ｂはｒＬＪ状態となり、第１の
ノード５ａと第２のノード５ｂは互いに背反電位にある
２つの安定状態をとる。従って、スタティック形メモリ
装置では、これら２つの安定状態を取り得るメモリセル
にビット対応に゜０″あるいは′１″の情報を対応させ
て保持する。

以下、本メモリセルに情報の読み出しあるいは書き込み
を行う場合の動作を説明する。メモリセルに対して読み
出しあるいは書き込みを行うためには、該メモリセルに
接続されたワード線３をｒｌ｛Ｊ状態に設定して、第１
および第２のビソト線４ａ，４ｂと第１および第２のノ
ード５ａ，５ｂ間のトランジスタ１ａおよびｌｂを導通
状態とする。この状態がメモリセルの選択状態である。

読み出し時には、選択状態のメモリセルの第１および第
２のノード５ａおよび５ｂの電位によって、該メモリセ
ルに接続されたビットＩｖｉ！４ａと４ｂとの間に電位
差が発生し、この電位差を検出することにょシ該メモリ
セルが保持していた情報を読み出す。書き込み時には、
選択状態のメモリセルに接続しだビット線４ａおよび４
ｂのうち、一方をＶＨＪ状態に他方をｒＬＪ状態に設定
し、該ビット線の電位によって該メモリセルの第］およ
び第２のノード５ａ，５ｂの電位を設定する。

このような構造を有する半導体メモリ装置は、／リコン
単結晶等の基板上に写真食刻技術によって導体パターン
と絶縁層等を形成する工程を繰り返シて、トランジスタ
や配線を作りっけたチップとして製造する。こうした工
程は、通常無塵室内で行われるが、製造工程を通して基
板上に発生する欠陥を著しく小さるすることは困難であ
る。このため、製造工程終了後にチノプ内に欠陥が存在
するか否かを試験し、良品を選別しなければならない。

半導体メモリ装置を対象とした試験法には、■オールＯ
・オール１スキヤンＲＺｗ法、■マーチング法、■ギヤ
ロンピング法などが従来法として既知である。これらの
試験法に共通する特徴は。

半導体メモリ装置の外部に試験装置を用意し、該試験装
置で半導体メモリ装置内の特定のメモリセルな選択する
だめのアドレス信号を発生し、該アドレス信号によって
選択されたメモリセルに゜０″あるいは１′１″′の情
報をデータ信号として与えて書き込みあるいは読み出し
を行う。従って、セルアレイに書き込１れた”　ｏ　”
あるいは１″の情報の組み合わせである内部状態の各々
に対して、１ビノトあるいに数ビツト単位で情報の書き
込みあるいは読み出しを繰シ返す。このだめ、記ＩＭ容
量がＮビットの半導体メモリ装置では、取シ得る内部状
態数２Ｎ個に対して、それぞれ選択するアドレスの順序
と読み出し／書き込みの組み合わせを変えて試験を行わ
なければならず、記憶容量が増大しだ場合にｄ膨大な試
験時間が必要となる問題があった。

現在、集積回路における微細加工技術の進歩は１個のチ
ップに集積できる回路量を飛躍的に増大させ、小規模な
システムでは、該システムを構成するメモリ装置と論理
装置を１個のチップ上に一括集積することも可能となっ
てきた。しかし、１個のチップ上にメモリ装置と論理装
置を一括集積した場合には、チップに設けられるピン数
の制限等から、メモリ装置のアドレス信号とデータ信号
をすべて直接チップの外部に取シ出すことは困難である
。このため、メモリ装置と論理装置を一括集積した場合
には、メモリ装置内にすべての内部状態を実現するには
、従来の試験方法では複雑な手順を要する・問題があっ
た。

一方、集積回路の製造中に発生す、る欠陥を救済し大規
模集積を可能とする従来技術として、半導体メモリ装置
内に予備回路を設けて、欠陥である回路を予備回路に切
り替えろ冗長切替によって欠陥べ対処する手法が既知で
ある。例えば、特願昭５（１−５８２０６号で一１半導
体メモリ装置を基本ユニットと予備ユニットからなる複
数個のユニットで構成し、基本ユニット内に欠陥が存在
し正常に機能しない場合に、予備ユニットで該基本ユニ
ットを代替することによって欠陥を救済する方法が開示
されている。かかる従来法では、半導体メモリ装置を構
成するチップの外部から各々のユニｙ　ｌ・の試験を行
い、ユニットごとに得られた試験結果に基づいて冗長切
替を行うだめ、欠陥救済を自動化できない問題があった
。

このように、集積回路の大川、模化が進んだ今日ではチ
ップの外部とアドレス信号やデータ信号の授受を行わず
に、短時間でかつ高い検出率で欠陥の有無を検出する機
能を備えた半導体メモリ装部が望捷れている。

本発明の目的は、かかる従来技術の問題点を除去するた
め、半導体メモリ装置内に欠陥の有無を検出する手段を
内蔵したことを特徴とし、簡単な試験手順によって短時
間で効率よく欠陥検出を行い、さらに得られた試験結果
に基づいて冗長切替を自動化した半導体メモリ装置を提
供することにある。

以下本発明を実施例によシ詳却１に説明する。

上記の目的を達成するだめに、本発明では半導体メモリ
装置を構成するメモリセルの第１および第２の）−ドの
電位を該メモリセルの選択あるいは非選択の状態にかか
わらずに検出できる構成とし、これにより半導体メモリ
装置の試験を容易にして、試験回路の内蔵と試験の高速
化を実現することを可能としている。

第２図は、本発明の一実施例である半導体メモリ装置を
構成するメモリセルの回路図である。同図はＣＭＯ３）
ランジスタで構成した場合であり、６ａおよび６ｂは第
１および第２のトランジスタ、７ａおよび７ｂ・は第１
および第２の検出線であり、他はいずれも第１図に示し
だ従来形のメモリセルと同一である。ここで、第ｊおよ
び第２のトランジスタ６ａ、６ｂは、各ゲートがそれぞ
れ第１および第２のノード５ａ、５ｂに接続されており
、該第１および第２のノード５ａ、５ｂの電位によって
ソース−ドレイン間が導通状態あるいけ遮断状態のいず
れかの状態に制御される。本実施例では、第１および第
２のトランジスタ６ａ、６ｂのソースを接地し、第１お
よび第２のノード５ａ、５ｂの電位をワード線による該
メモリセルの選択・非選択にかかわらずに、第１および
第２の検出１１７ａおよび７ｂによって検出するように
構成されている。

第３図は、第２図に示したメモリセルを複数個接続して
検査回路を構成したメモリセル群の構成図である。なお
、図中で破線で囲った部分８は、第２図に示したメモリ
セルであり、該メモリセルのうち第１および第２のノー
ド５ａ、　５ｂと第１および第２のトランジスタ６ａ、
６ｂと第１および第２の検出線７ａ、７ｂのみを示し、
他は省略しである。９ａおよび９ｂは第１および第２の
検出Ｎｆｉ　７ａ　、　７ｂのプルアップ回路であシ、
該検出線７ａ、７ｂに接続された第１および第２のトラ
ンジスタ６ａおよび６ｂとこれら９ａおよび９ｂとでそ
れぞれ第１および第２のＮＯＲゲートを構成している。

１０はＥｘＮＯＲゲートであり、第１のＮＯＲゲートと
第２のＮＯＲゲートの出力を接続しである。１１はメモ
リセル群であり、メモリセル８を複数個と、プルアップ
回路９ａ。

９ｂおよびＥＸＮＯＲゲート１０からなっている。１２
は試験タイミング（ＴＥＩ）を与える信号線であり、該
信号線に設りた論理シンボル１３はインバータである。

検査結果はＥｘＮＯ’Ｒゲート１ｏの出力として得られ
、試験タイミング（ＴＥ２）を与える信号線１４が「■
−■」状態の時に、フラグレジスタ１５にとり込む。１
６は該フラグレジスタ１５の出力線である。

次に、本試彫゛コ回路による試験手段の動作を説明する
。検査を行う前に予め検査結果を保持するだめのフラグ
レジスタ１５をリセットする。その後、メモリセル群１
１を構成する各々のメモリセル８に”　ｏ　”あるいは
１″の情報を書き込む。次に、試験タイミング信号（Ｔ
ＥＩ）をｒＨＪ状態とすることによシ、ｍｌおよび第２
の検出線７ａおよび７ｂに該検査線に接続きれたメモリ
セル８の第１のノード５ａに関するＮＯＲ論理と第２の
ノード５ｂに関するＮＯＲ論理が得られる。このとき、
該メモリセル８のすべてに対して正常に情報が書き込ま
れかつ正常に保持されているならば、第１および第２の
検出線７ａおよび７ｂの電位は、一方がｒＨＪ状態でか
つ他方がｒＬＪ状態となり、背反電位を示す。しかし、
該メモリセル群に係わるワード線、ビット線、書き込み
回路あるいはメモリセルのいずれかに欠陥が存在して、
該メモリセル群が正常に機能しない場合には、該第１お
よび第２の検出線７ａおよび７ｂは、ともにｒＬＪ状態
となる。従って、該第１の検出線７ａと該第２の検出線
７ｂとの間でＥｘＮＯＲ論理をとることによシ、この出
力がｒＨＪ状態の時にば、該メモリセル群に欠陥が存在
し、ｒＬＪ状態の時には欠陥が存在しないという試験結
果が得られる。得られた試験結果は、試験タイミング信
号（ＴＥ２）をｒＨＪ状態にして、試験結果の保持手段
であるフラグレジスタ１５にとり込む。

第４図は、本実施例の半導体メモリ装置の全体の構成図
である。１７はセルアレイ、１８はアドレス信号線、１
９けワード線選択回路、２０は試験タイミング（ＴＫＯ
）の入力線、２１．２２は試験データ設定線（ＴＤＯ）
、（ＴＤ、ｔ）、２３は読み出し／書き込み切替信号線
（Ｒ／Ｗ）、２４は冗長切替回路（ＳＷ）、２５ａ　、
　２５ｂ　、　２５ｃは内部データ線、２６ａ、２６ｂ
は入出力データ線、２７は試験結果信号線である。本実
施例では、セルアレイ１７は３つのメモリセル群１１ａ
。

１１ｂ、　ｌｌｃからなり、該メモリセル群のうち２個
が基本メモリセル群、残りの１個が予備メモリセル群で
ある。それぞれのメモリセル群１１ａ、　ｌｌｂ。

１１ｃは第２図に示したメモリセル複数個からなシ、こ
れらのメモリセルで第３図に示した検査回路が構成され
ている。またメモリセル群１１ａ、　ｌｌｂ、　ｌｌｃ
にｄ１該メモリセルに情報を書き込むだめのまた該メモ
リセルから情報を読み出すだめの人出カ回路２８（Ｉｌ
ｏ）が設けである。

第５図から第７図は、第４図におけるワード線選択回路
１９、入出力回路２８、冗長切替回路２４の構成図であ
る。

第５図は、複数のワード線を一括して選択する選択手段
を具備したワード線選択回路でちる。図中の２９は、ア
ドレス信号線１８から与えられるアドレス信号（ＡＤ）
に基づいてワード線３のいずれか１本を選択するだめの
アドレスデコーダである。

論理シンボル３０はＮＯＲゲートであり、後段のインバ
ータ１３と合わせて、アドレスデコーダ２９の出力信号
と入力線２０から付与される試験タイミング信号（ＴＥ
Ｏ）とのＯＲ論理を実現している。これによって試験タ
イミング信号（ＴＫＯ）がｒＨＪ状態の時には、ワード
線３はすべてｒＨＪ状態となり、該ワード線に接続され
たメモリセルはすべて選択状態となる。従って、試験タ
イミング信号（ＴＥＯ）がｒＨＪ状態の時には、該ワー
ド線選択回路によって選択されたワード線に接続された
複数個のメモリセルには、一括して”　ｏ　”あるいは
”　１　”の情報を書き込むことが可能である。一方、
試験タイミング信号（ＴＥＯ）がｒＬＪ状態の時には、
アドレス信号線１８から付与されるアドレス信号（ＡＤ
）によって指定されてワード線が１本だけ選択状態とな
り、該選択状態に基づいて特定のメモリセルに対して情
報の書き込みおよび読み出しを行うことができる。

第６図は、セルアレイに”０″あるいはＩＩ　１　＃の
情報を一括して書き込むだめの書き込み手段を具備した
入出力回路２８の構成図である。３１はセンスアンプ回
路、３２はトライステートゲート、３３ａおよび３３ｂ
け書き込みトランジスタ、３４ａおよび３４ｂはデータ
設定トランジスタである。本回路の特徴は、従来の半導
体メモリ装置におけるいわゆる読み出し動作と書き込み
動作に加えて、試験を短時間で実行することを目的とし
て、一括書き込み動作を可能としたことである。読み出
し動作時、すなわち、切替信号線２３から付与される読
み出し／書き込み切替信号（Ｒ／Ｗ）がｒＨＪ状態の時
には、ワード線３によって選択されたメモリセルの第１
および第２のノードの電位をビット線４ａおよびビット
線４ｂを介してセンスアンプ回路３１に入力し、このセ
ンスアンプ回路３１によって増幅した結果がｒＬＪ状態
であるかｒＨＪ状態であるかによって、それぞれ０″あ
るいはＩＩ　Ｉ　ＩＩの情報として読み出す。

読み出し／書き込み切替信号（Ｒ／Ｗ）がｒＨＪ状態の
時には、トライステートゲート３２が導通状態となシ、
センスアンプ回路３１の出力が内部データ線２５に得ら
れ、読み出し動作が完了する。

書き込み動作時、すなわち、読み出し／書き込み信号（
Ｒ／Ｗ）がｒＬＪ状態の時には、内部データ線２５に与
えられた情報に基づいて書き込みトランジスタ３３ａお
よび３３ｂを駆動して、ビット線４ａあるいけビット線
４ｂのいずれか一方の電位を接地電位と等しいｒＬＪ状
態に設定する。す々わち、内部データ線２５がｒＬＪ状
態の時には、ビット線４ａをｒＬＪ状態にし、ビット線
４ｂをｒＨＪ状態とする。一方、内部データ線がｒＨＪ
状態の時には、ビット線４ａをｒＨＪ状態にし、ビット
線４ｂをｒＬＪ状態とする。この背反電位状態に設定さ
れたビット線４ａおよびビット１１４ｂによって該ピン
ト線に接続されかつワード線３によって選択されたメモ
リセルの第１および第２のノードの電位を畳き替えるこ
とによシ、書き込み動作を実行する。

一括書き込み動作時には、試験データ設定線２１゜２２
によシ、試験データ設定信号（ＴＤＯ）、（ＴＤＩ）を
与える。このとき、試験データ設定信号（ＴＤＯ）。

（ＴＤＩ）のいずれか一方を「Ｈ」状態とし、データ設
定トランジスタ３４ａあるいは３４ｂのいずれかを導通
状態とし、内部データ線２５を一括してｒＬＪ状態ある
いはｒＨＪ状態とする。このような状態において、入力
線２０より付与する試験タイミング信号（ＴＥＯ）をｒ
ＨＪ状態とすることにより、複数組のビット線を同時に
書き込み状態に設定する。従って、本人出力回路と第５
図で説明したワード線選択回路１９を用いることによっ
て、複数の選択状態を示すワード線と複数組のｐ↓き込
み状態に設定されだビット線に接続されたすべてのメモ
リセルに対して、同一情報を一括して書き込むことがで
きる。

第７図は、本実施例における切替手段である冗長切替回
路（ＳＷ）２４の構成図である。同図において、論Ｂ！
シンボル３ｓ　、　３６　、３７．３８は、それぞれ、
ＡＮＤゲート、ＯＲゲート、ＥＸＯＲゲート、トランス
ファゲートである。１６ａ、　１６ｂ、　１６ｃけ、そ
れぞれ、フラグレジスタ１５ａ、　１５ｂ、　１５ｃの
出力線であり、セルアレイを構成する３つのメモリセル
群１１ａ、ｌｌｂ、、　ｌｌｃの試験結果を出力する。

本回路は、３つのメモリセル群の試験結果に基づいて、
該メモリセル群の入出力信号を送付する内部データ線２
５ａ、　２５ｂ、　２５ｃと本メモリ装置の入出力デー
タ線２６ａ、２６ｂ間で３から２をとる（　２　ｏｕｔ
−ｏｆ　３　）の冗長切替を行う機能を有している。す
なわち、基本メモリセル群であるメモリセル群（Ａ）１
１ａおよびメモリセル群（Ｂ）ｌｌｂのいずれにも欠陥
が存在しない場合には、フラグレジスタの出力線１６ａ
。

１６ｂはともにｒＬＪ状態となり、内部データ線２５ａ
は入出力データ線２６ａと、また内部データ線２５ｂは
入出力データ線２６’ｂとそれぞれトランスファゲート
３８を介して接続される。メモリセル群（Ｂ）　ｌｌｂ
に欠陥が存在し、他のメモリセル群（Ａ）　ｌｌａおよ
びメモリセル群（Ｃ）ｌｌｃに欠陥が存在しない場合に
は、フラグレジスタの出力線１６ａ、　１６ｂ、　１６
ｃはそれぞれ０．１．０となり、内部データ線２５ａは
入出力データ１１２６ａに２５ｃは２６ｂにそれぞれ接
続し、欠陥が存在して正常に機能しないメモリセル群Ｂ
の内部データ線２５ｂは、入出力の対象とならない。

このように３つのメモリセル群のうち任意のメモリセル
群が１つだけ正常に機能し々い場合には、他の２つの正
常に機能するメモリセル群によって半導体メモリ装置Ｕ
は正常に機能し、欠陥は救済される。３つのメモリセル
群のうち２つ以上が正常に機能しない場合には、試験結
果信号線２７に「Ｈ」状態が得られ、該半導体メモリ装
置が使用不可能であることを検知できる。

次に、第４図に示した本実施例の半導体メモリ装置の試
験および冗長切替の手順を説明する。第８図は、半導体
メモリ装置に内蔵した試験回路の動作タイミング図であ
る。試験に俊する信号は、（Ｒ８Ｔ）、（ＴＤＯ）、（
ＴＤＩ）、（ＴＥＯ）、（置）。

（ＴＥ２）の６種類であり、このうち（ＴＤＯ）。

（ＴＤＩ）、（ＴＥＯ）、（置）、（ＴＥ２）は第４図
に示したものと同一である。（Ｒ８Ｔ）信号は、フラグ
レジスタ１５ａ、、　１５ｂ、　１５ｃを初期状態とし
て０″′にリセットするだめの信号であり、第４図では
省略しである。また、（ＴＥＮＤ）信号は内蔵した試験
回路の試験終了信号である。

試験手順 ■フラグレジスタリセット信号（Ｒ８Ｔ）をｒｌ（Ｊ状
態として、試験結果の保持手段であるフラグレジスタエ
５ａ、　１５ｂ、　１５ｃをリセットする。この状態は
メモリセル群のいずれにも欠陥が存在せず、正常に機能
している状態と同一である。

■試験データ設定信号（ＴＤＯ）をｒＨＪ状態とし、（
ＴＤＩ）をｒＬＪ状態として試験タイミング信号（ＴＥ
Ｏ）をｒＨｊ状態とする。このとき、すべての内部デー
タ線はｒＬＪ状態となり、メモリ装置内の各々のメモリ
セルには゛′０″情報が一括して書き込まれる。

■試験タイミング信号（ＴＥＩ）を「Ｈ」状態とする。

このとき、各メモリセル群では、第３図に示した検査回
路妊よって、該メモリセル群を構成するメモリセルに正
しく情報が書き込まれかつ保持されているか否かの検査
を行う。

■試験タイミング信号（ＴＥ２）をｒＨＪ状態とする。

このとき、■で得られた検査結果をフラグレジスタに保
持する。保持する内容ね、該メモリセル群が正常に機能
しない場合にｒＨＪ状態であシ、正常に機能する場合が
ｒＬＪ状態である。

■試験データ設定信号（Ｔ’ＤＯ）をｒＬＪ状態に（Ｔ
ＤＩ’）をｒＨＪ状態とし、試験タイミング（ＴＥＯ）
をｒＨＪ状態とする。このとき、すべての内部データ線
はｒＨＪ状態となり、該半導体メモリ装置内の各々のメ
モリセルにはＩｔ　Ｉ　ＩＩ情報が一括して書き込まれ
る。

■■と同様にして、試験タイミング信号（ＴＥＩ）をｒ
ＨＪ状態とすることにより、メモリセルの検査を行う。

■■と同様に試験タイミング信号（ＴＥ２）をｒＨＪ状
態として、■で得られた試験結果をフラグレジスタ１５
に取り込む。このとき、すてに■でフラグレジスタ１５
ａ、　１５ｂ、　１５ｃ　Ｋ　ｒＨＪ状態が保持されて
いる場合には、■の試験結果にかかわらずフラグレジス
タをｒＨＪ状態のままとする。

これにより、■あるいは■の少なくとも一方の試験によ
シ、該メモリセル群に欠陥が検出された場合には、フラ
グレジスタ１５ａ、　１５ｂ、　１５ｃにｒＨＪ状態が
設定され、該メモリセル群が正常に機能しないと判定で
きる。

■試験終了信号（Ｔ　ＥＮＤ　）をｒＨＪ状態として試
験を終了する。

以上の手順を実施することにより、フラグレジスタ１５
ａ、　１５ｂ　、　１５ｃには、メモリセル群Ａ、メモ
リセル群Ｂ、メモリセル群Ｃの検査結果が得られる。従
って、第７図に示した冗長切替回路２４において、得ら
れた検査結果に基づいて冗長切替を自動的に行うことが
できる。

以上説明した本実施例の半導体メモリ装置では、第３図
に示すように第１および第２の検査線は、メモリセルご
とに設げた第１および第２のトランジスタ６ａおよび６
ｂによりＮＯＲゲートを構成しているが、検を回路を第
１および第２のトランジスタ６ａおよび６ｂによるＮＡ
ＮＤゲートで構成することもできる。

第９図もまた本発明の一実施例である検査回路の構成図
である。図中の破線で囲った部分８けメモリセルであυ
、第１および第２のノード５ａ、　５ｂと第１および第
２のトランジスタ６ａ、６ｂのみを示しである。９ａ、
９ｂはプルアップ回路であり、第１および第２のトラン
ジスタ６ａ、６ｂのノースを隣接するメモリセル８のド
レインと順次接続してそれぞれ第１および第２ＯＮＡＮ
Ｄゲートを構成し、該ＮＡＮＤゲートによってメモリセ
ルが正常に機能しているか否かを検査する。第１ＯＮＡ
ＮＤゲートの出力は、該ＮＡＮＤゲートを構成する第１
のトランジスタ６ａのいずれもが導通状態になった時に
限ってｒＬＪ状態となる。第２のＮＡＮＤゲートの出力
も第１ＯＮＡＮＤゲートと同様に該ＮＡＮＤゲートを構
成する第２のトランジスタ６ｂのいずれもが導通状態と
なった時に限ってｒＬＪ状態となる。従って、第１およ
び第２のＮＡＮＤゲートの出力間でＥＸＮＯＲ回路１０
により排他的論理和を取ることにより、メモリセル群゛
を構成するずべてのメモリセルに同一情報が正しく書き
込まれかつ保持されているか否かの検査ができる。本実
施例のその他の回路構成は第４図に示しだものと同様で
ある。従って、検査回路をＮＡＮＤゲートで構成した場
合にも、前記実施例と同様に内蔵した試験回路により自
動的な欠陥救済を実施することができる。

なお、第４図に夾した半導体メモリ装置の構成は、検査
回路を構成するメモリセル群を冗長切替を行５際の切替
単位としだが、複数個のメモリセル群を同時に冗長切替
するように検査の対象とする回路と切替の対象とする回
路が異なる構成でも、自動的な欠陥救済が可能である。

以上説明したように、本発明の半導体メモリ装置では、
セルアレイを構成しているメモリセルの各々に欠陥検査
用のトランジスタを設けたことＫよって、試験回路の内
蔵が可能となりかつ簡便で高速な試験が可能となる。こ
のため、例えば大容量の半導体メモリ装置や１つのチッ
プ上にメモリ装置を論理装置と混在させた場合など、従
来の試験法では複雑な手順を必要とした半導体メモリ装
置においても、短時間で簡単な手順によって試験を行う
ことができる。まだ、半導体メモリ装置のセルアレイに
冗長構成を適用したことにより、自己欠陥検出による自
動冗長切替が可能である。従って、半導体メモリ装着の
良品率を著しく向上することができ、製造後に行う良品
選別に要する試験のコストも大幅に低減し得る。

本発明の適用分野として、論理装置と本発明の半導体メ
モリ装置とで演算ユニ・ノドを構成し、１つのチップ上
に複数個の演算ユニットを一括集枯しプこ巨大チップを
構成した場合には、個々のユニットで並列に試験を行え
るため、全体の試験時間をほぼ１個の演算ユニットの試
験時間で実行することが可能になり、巨大チップの試験
を効率的に実行することができる。１だ、予備の演算ユ
ニットを設けることにより、巨大チップを高い良品率で
実現することができる。

なお、以上の実施例ではＣＭＯ８回路て棺成しだ場合を
示しだが、他の回路技術による半導体メモリ装置におい
−ても可能である。また、セルアレイの数あるいは入出
力回路の構成は本実施例に示しだ場合に限らず、他の構
成についても適用が可能である。

【図面の簡単な説明】

第１図はＣＭｉＯ８）ランジスタで構成した従来のメモ
リセルの回路図、第２図は本発明の一実施例であるメモ
リセルの回路図、第３図は第２図のメモリセルを用いた
検査回路の構成図、第４図は検査回路を内蔵し自動冗長
切替を実現した本発明の半導体メモリ装置の全体構成図
、第５図は本発明に用いるワード線選択回路の構成図、
第６図は本発明に用いる入出力回路の構成図、第７図は
本発明に用いる冗長切替回路のＭ４構成、第８図は本発
明に用いる試験回路の動作タイミング図、第９図ばＮＡ
ＮＤゲートで構成した本発明に用い４）検査回路の構成
図である。ｌａ、　ｌｂ、　ｌｃ、　Ｉｄ　−ｎチャネルＭＯＳト
ランジスタ、２ａ、２ｂ・・ｐチャネルＭＯ８）ランジ
スタ、３・・ワード線、４ａ、　４ｂ−ビット線、５ａ
、５ｂ・・・第１および第２の７−ド、６ａ、６＋ｂ−
第１および第２のトランジスタ、７ａ、７ｂ・・第１お
よびＭ　２の検出線、　８・・・メモリセル、　’９ａ
、９ｂ・・・グルアンプ回路、ｌＯ・・・ＥｘＮ、ＯＲ
ゲート、　１１・・・メモリセル群。１２・・・試験タイミング糾（置）、　１３・・インバ
ータ、１４・・試験タイミング線（ＴＥ２）、１５・・
・フラグレジスタ、　１６・・フラグレジスタの出力線
、１７・・・セルアレイ、１８・・・アドレス係号線、
１９・・・ワード線選択回路、　２０・・試験タイミン
グ（ＴＥＯ）の入力線、２１　、２２・・試験データ設
定線（ＴＤＯ）、（ＴＤＩ）、　２３・・・読み出し／
書き込み切替信号線（Ｒ／Ｗ＞、　２４・・・冗長切替
回路。２５、２５ａ、　２５ｂ、　２５ｃｍ内部データ線、２
６・・入出カデータ紳、　２７・・試験結果出力線、　
２Ｂ・・・入出力回路、　２９・・アドレスデコーダ、
　３０・・ＮＯＲゲート、　３］・・センスアンプ回路
、３２・・・トライステートゲート、　３３・・・書き
込みトランジスタ、３４・・・データ設定トランジスタ
、３５・・・ＡＮＤゲート、　３６・・・ＯＲゲート、
３７・・Ｅ、ｘＯＲゲート、３８・・・トランスファゲ
ート。粥１間第２０第３霞方８　図第９図

Claims

【特許請求の範囲】

（１）おのおのが互いに背反電位を示す第１およびＭ２
のノードを有する複数のメモリセルを複数のワード線と
複数のピッ）ｌにより接続したセルアレイからなシ、前
記複数のワード線のうちの一つを選択することにより該
選択したワード線に接続されている前記メモリセルの一
部もしくは全部に対してそれぞれエビノドの情報を該メ
モリセルに接続されたビットｉを介して書き込みかつ読
み出しすることが可能な半導体メモリ装置において、前
記複数のメモリセルの各々の第１および第２のノードに
それぞれ対応して該第１および第２のノードの電位によ
って導通状態もしくは遮断状態を取シ得る第１および第
２のトランジスタを具備するとともに、前記セルアレイ
を区分して複数のメモリセル群を構成し、該複数のメモ
リセル群のうちの一つのメモリセル群に含まれる各々の
メモリセルの該第１および第２のトランジスタを用いて
第１および第２のＮＯＲゲートもしくは第１および第２
のＮＡＮＤゲートを構成し、該第１および第２のＮＯＲ
ゲートもしくは該第１および第２のＮＡＮＤゲートの出
力電位によってｈ１１記複数のメモリセル群のうちの対
応するメモリセル群に欠陥が存在するか否かを試験する
試験手段を具備したことを特徴とする半導体メモリ装置
。
（２）前記複数のワード線の選択のだめに該複数のワー
ド線のうちの予め定めた複数個のワード線を同時に選択
する選択手段と、該選択手段によって選択されたメモリ
セルにｔｔ　Ｏ＋＋又は１１１１１の情報をそれぞれ一
括して書き込むだめの書き込み手段を具備したことを特
徴とする特許の範囲第１項記載の半導体メモリ装置。
（３）前記複数のメモリセル群ｎ個のうちに個（ｋ＜ｎ
）を基本メモリセル群とし残りの（ｎ−ｋ）個のメモリ
セル群を予備メモリセル群として構成し、少なくとも該
基本メモリセル群に対して前記試験手段に、試験結果の
保持手段とを具備するとともに、正常に機能しない基本
メモリセ該群が存在す６場合にｌ″１７ソ験結果に基づ″′該基本
メモリセル群を単数あるいは複数個の予備メモリセル群
で代替する切替手段を具備したことを特徴とする特許の半導体メモリ装置。