JPS6059665B2 - メモリ構成方式 - Google Patents
メモリ構成方式Info
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- JPS6059665B2 JPS6059665B2 JP56148151A JP14815181A JPS6059665B2 JP S6059665 B2 JPS6059665 B2 JP S6059665B2 JP 56148151 A JP56148151 A JP 56148151A JP 14815181 A JP14815181 A JP 14815181A JP S6059665 B2 JPS6059665 B2 JP S6059665B2
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- JP
- Japan
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- memory
- memory card
- data
- card
- multiplexer
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Links
- 238000000034 method Methods 0.000 title claims description 3
- 230000005540 biological transmission Effects 0.000 claims description 9
- 230000002457 bidirectional effect Effects 0.000 claims description 7
- 239000000872 buffer Substances 0.000 description 8
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 1
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Landscapes
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ構成方式特にその書込み／読出しデー
タの入出力方式に関する。
タの入出力方式に関する。
メモリカードはＩＣメモリチップを所要数プリント基板
に搭載したものであり、第１図に示す如き構成を有する
。
に搭載したものであり、第１図に示す如き構成を有する
。
図てＲＡＭは所要数のＩＣメモリチップで構成されるラ
ンダムアクセスメモリ（詳しくはその本体部）であり、
アドレスの上位側ＵＰＰＥＲ）同下位側ＬＯＷＥＲに分
けて配置される。ＤＶはメモリのドライバで、上位側、
下位側のいずれを選ぶかの選択信号Ｕ／トＬ）アドレス
信号ＡＤ）およびタイミング信号ＴＭを受け、セル選択
を行なう。ＷＤは書込みデータであり、バッファＢＦ、
を通してＲＡＭへ加えられる。木ＲＤは読出しデータで
あり、スリーステートゲートＧ１を通してＲＡＭより取
出され、該ゲートＧ、はメモリカード選択信号ＣＤＳＬ
と制御信号ＣＮＴＯとのナンド出力で制御される。図の
黒点ＰはメモリカードＭＣのコネクタピンを示す。動作
は、ＣＤＳＬによりカード選択、Ｕ ／ ＬＳＬにより
ＵＰＰＥＲかＬＯＷＥＲかの選択、油によりセル選択が
行なわれ、書込みモードならＷＤが供給されてセル書込
みが行なわれ、そのときＣＮＴＯはＬ（ロー）、従つて
ナンドゲートＧ２の出力はＨ（ハイ）、ゲートＧ１はオ
フ（ハイインピーダンス）状態にする、読取りモードな
らＣＮＴＯはＨ）従つてナンドゲートＧ２の出力はＬ）
ゲートＧ１はオンとなつて読出しデータに応じたＨ）Ｌ
レベルをとる、というものである。このようなメモリカ
ードを用いてメモリシステムを構成した例を第２図に示
す。
ンダムアクセスメモリ（詳しくはその本体部）であり、
アドレスの上位側ＵＰＰＥＲ）同下位側ＬＯＷＥＲに分
けて配置される。ＤＶはメモリのドライバで、上位側、
下位側のいずれを選ぶかの選択信号Ｕ／トＬ）アドレス
信号ＡＤ）およびタイミング信号ＴＭを受け、セル選択
を行なう。ＷＤは書込みデータであり、バッファＢＦ、
を通してＲＡＭへ加えられる。木ＲＤは読出しデータで
あり、スリーステートゲートＧ１を通してＲＡＭより取
出され、該ゲートＧ、はメモリカード選択信号ＣＤＳＬ
と制御信号ＣＮＴＯとのナンド出力で制御される。図の
黒点ＰはメモリカードＭＣのコネクタピンを示す。動作
は、ＣＤＳＬによりカード選択、Ｕ ／ ＬＳＬにより
ＵＰＰＥＲかＬＯＷＥＲかの選択、油によりセル選択が
行なわれ、書込みモードならＷＤが供給されてセル書込
みが行なわれ、そのときＣＮＴＯはＬ（ロー）、従つて
ナンドゲートＧ２の出力はＨ（ハイ）、ゲートＧ１はオ
フ（ハイインピーダンス）状態にする、読取りモードな
らＣＮＴＯはＨ）従つてナンドゲートＧ２の出力はＬ）
ゲートＧ１はオンとなつて読出しデータに応じたＨ）Ｌ
レベルをとる、というものである。このようなメモリカ
ードを用いてメモリシステムを構成した例を第２図に示
す。
ＭＣ、〜ＭＣ。は前述のメモリカード、ＣＤはメモリカ
ード群に対し書込み、読取りデータの授受を行なうコン
トロールカードである。Ｇ３はＧ、と同様なスリーステ
ートゲート、ＢＦ２はバッファである。各メモリカード
にはＣＤＳＬ用、Ｕ／ＬＳレ等用、ＣＮＴＯ用各コネク
タピンが設けられるが、図ではこれらは省略してある。
メモリカードの読出しデータＲＤの出力はスリーステー
トゲートＧ、を通して行なわれるので図示のようにカー
ド間でワイヤードオアをとることが可能であり、またコ
ントロールカードＣＤからの書込みデータＷＤの出力も
スリーステートゲートＧ３を通して行なわれ、該データ
ＷＤは各メモリカードへ共通に与えてもよいので（実際
の書込み動作は選択信Ｊ８ＣＤＳＬにより制御される）
、図示のように書込みデータ配線もワイアードオアをと
りかつ読取りデータ配線と共通にする（図のＩ部分）こ
とができる。しかしながらスリーステートゲート回路は
、駆動能力、およびオフ状態の出力回路のインピーダン
ス等の関係で、ワイアードオア可能な数に制限があり、
一般には図示のように４回路程度が安全である。
ード群に対し書込み、読取りデータの授受を行なうコン
トロールカードである。Ｇ３はＧ、と同様なスリーステ
ートゲート、ＢＦ２はバッファである。各メモリカード
にはＣＤＳＬ用、Ｕ／ＬＳレ等用、ＣＮＴＯ用各コネク
タピンが設けられるが、図ではこれらは省略してある。
メモリカードの読出しデータＲＤの出力はスリーステー
トゲートＧ、を通して行なわれるので図示のようにカー
ド間でワイヤードオアをとることが可能であり、またコ
ントロールカードＣＤからの書込みデータＷＤの出力も
スリーステートゲートＧ３を通して行なわれ、該データ
ＷＤは各メモリカードへ共通に与えてもよいので（実際
の書込み動作は選択信Ｊ８ＣＤＳＬにより制御される）
、図示のように書込みデータ配線もワイアードオアをと
りかつ読取りデータ配線と共通にする（図のＩ部分）こ
とができる。しかしながらスリーステートゲート回路は
、駆動能力、およびオフ状態の出力回路のインピーダン
ス等の関係で、ワイアードオア可能な数に制限があり、
一般には図示のように４回路程度が安全である。
多数の回路でワイアードオアをとると、データが破壊さ
れる恐れがある。そこで、メモリカードが多数の場合に
は、コントロールカードＣＤにＷＤ用ゲートＧ３および
ＲＤ用バッファＢＦ２を点線で示すように増設し、入出
力端子ピンも増設し、それらに各４個のメモリカードを
受持たせることが考えられるが、これは余り良策ではな
い。即ち、一般に論理回路のＬＳＩ化が進むと、それを
搭載したカードは多数のコネクタピンが必要になつてく
る。コントロールカードＣＤも同様で、大容量のメモリ
装置ではデータ幅も大きく（配線Ｉ等の本数およびピン
Ｐの個数はデータ幅に等しい数だけある）ＷＤ／ＲＤの
アレイカード間てのやりとりでデータ１ビットに対して
複数ピンが必要となると、所要コネクタピン数は一挙に
増加してしまう。そしてコントロールカードＣＤはメモ
リカードＭＣに比べて一般にピン増設余裕がないのが普
通てある。それ故本発明はコントロールカードとメモリ
カードとの間のＷＤ／ＲＤデータのやりとりを１対ｎ（
こ）てｎは４より数倍大きい）の双方向伝送で可能であ
るようにして、コントロールカードのコネクタピン増加
を防止しようとするものである。
れる恐れがある。そこで、メモリカードが多数の場合に
は、コントロールカードＣＤにＷＤ用ゲートＧ３および
ＲＤ用バッファＢＦ２を点線で示すように増設し、入出
力端子ピンも増設し、それらに各４個のメモリカードを
受持たせることが考えられるが、これは余り良策ではな
い。即ち、一般に論理回路のＬＳＩ化が進むと、それを
搭載したカードは多数のコネクタピンが必要になつてく
る。コントロールカードＣＤも同様で、大容量のメモリ
装置ではデータ幅も大きく（配線Ｉ等の本数およびピン
Ｐの個数はデータ幅に等しい数だけある）ＷＤ／ＲＤの
アレイカード間てのやりとりでデータ１ビットに対して
複数ピンが必要となると、所要コネクタピン数は一挙に
増加してしまう。そしてコントロールカードＣＤはメモ
リカードＭＣに比べて一般にピン増設余裕がないのが普
通てある。それ故本発明はコントロールカードとメモリ
カードとの間のＷＤ／ＲＤデータのやりとりを１対ｎ（
こ）てｎは４より数倍大きい）の双方向伝送で可能であ
るようにして、コントロールカードのコネクタピン増加
を防止しようとするものである。
即ち本発明のメモリ構成方式は、メモリカードの各々に
スリーステート出力を有すマルチプレクサおよびその入
、出力データ用ピンおよび選択、制御信号用ピンを設け
、メモリカード群に対するコントロールカードから、双
方向データ伝送線を通して送られる書込みデータは、前
記メモリカードの中の１つのメモリカードのマルチプレ
クサを通して自己および他のメモリカードへ配分し、各
メモリカードからの読取りデータは前記１つのメモリカ
ード以外の他のメモリカードのマルチプレクサおよび前
記伝送線を介してコントロールカードへ送るようにして
なることを特徴とするが、次に第３図、第４図に示す実
施例を参照しながらこれを詳細に説明する。第３図は第
１図に、第４図は第２図に対応するもので、同じ部分に
は同じ符号が付してある。
スリーステート出力を有すマルチプレクサおよびその入
、出力データ用ピンおよび選択、制御信号用ピンを設け
、メモリカード群に対するコントロールカードから、双
方向データ伝送線を通して送られる書込みデータは、前
記メモリカードの中の１つのメモリカードのマルチプレ
クサを通して自己および他のメモリカードへ配分し、各
メモリカードからの読取りデータは前記１つのメモリカ
ード以外の他のメモリカードのマルチプレクサおよび前
記伝送線を介してコントロールカードへ送るようにして
なることを特徴とするが、次に第３図、第４図に示す実
施例を参照しながらこれを詳細に説明する。第３図は第
１図に、第４図は第２図に対応するもので、同じ部分に
は同じ符号が付してある。
第３図と第１図とを対比すれば明らかなように本発明で
はメモリカードＭＣにスリーステート出力の２チャンネ
ルマルチプレクサＭＰＸｌその選択制御信号ＳＬＣＴ，
ＣＮＴｌを受けるコネクタピンＰ１同バッファＢＦ３，
ＢＦ４、マルチプレクサＭＰＸの入、出力データＤ。，
Ｄｉを受けるコネクタピンＰを設ける点が第１図とは異
なる。このマルチプレクサＭＰＸはインヒビツト端子付
のアンドゲートＧ４、アンドゲートＧ５、制御端子付き
のオアゲートＧ６で構成され、Ｇ４の一方の入力端には
ゲートＧ１から及び＊ＲＤコネクタピンからの読出しデ
ータ＊ＲＤが、Ｇ５の一方の入力端には端子ピンＤｉ（
こ）ではピンもデータも同じ符号を使う）からの入力デ
ータが加えられる。メモリカードＭＣをこのように構成
しておくと、メモリカード間のワイアードオアの拡張を
マルチプレクサＭＰＸを利用して行なうことができ、コ
ントロールカードＣＤとメモリカードＭＣ間のＷＤ／Ｒ
Ｄのやりとりを多数のＭＣに対してもこれが１対４の場
合と変りなく行うことができる。
はメモリカードＭＣにスリーステート出力の２チャンネ
ルマルチプレクサＭＰＸｌその選択制御信号ＳＬＣＴ，
ＣＮＴｌを受けるコネクタピンＰ１同バッファＢＦ３，
ＢＦ４、マルチプレクサＭＰＸの入、出力データＤ。，
Ｄｉを受けるコネクタピンＰを設ける点が第１図とは異
なる。このマルチプレクサＭＰＸはインヒビツト端子付
のアンドゲートＧ４、アンドゲートＧ５、制御端子付き
のオアゲートＧ６で構成され、Ｇ４の一方の入力端には
ゲートＧ１から及び＊ＲＤコネクタピンからの読出しデ
ータ＊ＲＤが、Ｇ５の一方の入力端には端子ピンＤｉ（
こ）ではピンもデータも同じ符号を使う）からの入力デ
ータが加えられる。メモリカードＭＣをこのように構成
しておくと、メモリカード間のワイアードオアの拡張を
マルチプレクサＭＰＸを利用して行なうことができ、コ
ントロールカードＣＤとメモリカードＭＣ間のＷＤ／Ｒ
Ｄのやりとりを多数のＭＣに対してもこれが１対４の場
合と変りなく行うことができる。
第４図は第３図のメモリカードを使用して構成したメモ
リシステムを示し、ＭＣｌ〜ＭＣｌ６はそのメモリカー
ド、ＣＤはこれらのメモリカード群に゛対するコントロ
ールカードである。
リシステムを示し、ＭＣｌ〜ＭＣｌ６はそのメモリカー
ド、ＣＤはこれらのメモリカード群に゛対するコントロ
ールカードである。
図示のようにメモリカードＭＣｌ〜ＭＣ４の＊ＲＤピン
は並列に接続し、またメモリカードＭＣ５〜ＭＣ８の＊
ＲＤピンも並列に接続したのちこれらをＭＣ４のＤｉピ
ンに接続する。このようにすると、第３図を見れば明ら
・かなように、ＭＰＸの入力端にＭＣｌ〜ＭＣ４，ＭＣ
５〜ＭＣ８の読取りデータ米ＲＤが入力することになり
、信号ＳＬＣＴ，ＣＮＴｌで選択、制御されてＤ。ピン
へ出力される。ＤＯピンは双方向伝送線１に接続されて
おり、コントロールカードＣＤへ導かノれる。また全メ
モリカードＭＣｌ〜ＭＣ８のＷＤピンは並列に接続し、
これらへはメモリカードＭＣ５のＤＯピンを接続し、そ
のＤ１ピンは双方向伝送線１に接続し、該線１、Ｄｉピ
ン、ＭＣ５のＭＰＸｌＤＯピン、各メモリカードのＷＤ
ピンの経路でコントロールカードＣＤから各メモリカー
ドへ書込みデータを与えるようにする。即ちメモリカー
ドＭＣはそれぞれマルチプレクサＭＰＸ等を備えている
が、本例では８メモリカードの中央部にあるＭＣ４，Ｍ
Ｃ５のそれのみが使用され、かっＭＣ４のＭＰＸは読取
りデータ用、ＭＣ５のＭＰＸは書込みデータ用に使用さ
れる。
は並列に接続し、またメモリカードＭＣ５〜ＭＣ８の＊
ＲＤピンも並列に接続したのちこれらをＭＣ４のＤｉピ
ンに接続する。このようにすると、第３図を見れば明ら
・かなように、ＭＰＸの入力端にＭＣｌ〜ＭＣ４，ＭＣ
５〜ＭＣ８の読取りデータ米ＲＤが入力することになり
、信号ＳＬＣＴ，ＣＮＴｌで選択、制御されてＤ。ピン
へ出力される。ＤＯピンは双方向伝送線１に接続されて
おり、コントロールカードＣＤへ導かノれる。また全メ
モリカードＭＣｌ〜ＭＣ８のＷＤピンは並列に接続し、
これらへはメモリカードＭＣ５のＤＯピンを接続し、そ
のＤ１ピンは双方向伝送線１に接続し、該線１、Ｄｉピ
ン、ＭＣ５のＭＰＸｌＤＯピン、各メモリカードのＷＤ
ピンの経路でコントロールカードＣＤから各メモリカー
ドへ書込みデータを与えるようにする。即ちメモリカー
ドＭＣはそれぞれマルチプレクサＭＰＸ等を備えている
が、本例では８メモリカードの中央部にあるＭＣ４，Ｍ
Ｃ５のそれのみが使用され、かっＭＣ４のＭＰＸは読取
りデータ用、ＭＣ５のＭＰＸは書込みデータ用に使用さ
れる。
こうして読取りデータＲＤおよび書込みデータＷＤの授
受は、バッファとしての機能も持つマルチプレクサＭＰ
Ｘを介して行なわれるので、コントロールカードＣＤか
らみれば８枚のＭＣも１枚のＭＣと同様になり、４回路
まで可とすればＣＤには８Ｘ４＝３２個のＭＣを接続す
ることが可能である。ＭＣ９〜ＭＣｌ６はこの拡張群の
一部を示す。制御信号ＳＬＣＴはマルチプレクサＭＰＸ
（７）Ｄｉピン、Ｇ１ゲートと＊ＲＤピン、のどの入力
を出力するかを選択するもので、第３図の回路から明ら
かなようにＳＬＣＴがＨならバッファＢＦ３の出力はＬ
１ゲートＧ５閉、ゲートＧ４開となり後者が選択され、
Ｓ江１がＬなら前者が選択される。
受は、バッファとしての機能も持つマルチプレクサＭＰ
Ｘを介して行なわれるので、コントロールカードＣＤか
らみれば８枚のＭＣも１枚のＭＣと同様になり、４回路
まで可とすればＣＤには８Ｘ４＝３２個のＭＣを接続す
ることが可能である。ＭＣ９〜ＭＣｌ６はこの拡張群の
一部を示す。制御信号ＳＬＣＴはマルチプレクサＭＰＸ
（７）Ｄｉピン、Ｇ１ゲートと＊ＲＤピン、のどの入力
を出力するかを選択するもので、第３図の回路から明ら
かなようにＳＬＣＴがＨならバッファＢＦ３の出力はＬ
１ゲートＧ５閉、ゲートＧ４開となり後者が選択され、
Ｓ江１がＬなら前者が選択される。
従つて第４図の回路では図示しないがＳＬＣＴがＨなら
ＭＣｌ〜ＭＣ４のＲＤが出力され、ＳＬＣＴがＬならＭ
Ｃ５〜ＭＣ８のＲＤが出力される。読取リモートでは制
御信号ＣＮＴｌがＨなので、バッファＢＦ，の出力はＬ
．．ＭＰＸのオアゲートＧ６はオンとなり、上記出力が
可能である。書込みモードではＣＮＴｌはＬであり、オ
アゲートＧ６はオフとなる。メモリカードＭＣ５への制
御信号ＣＮＴｌはＨに、ＳＬＣＴはＬに固定される。従
つて該カードの■ＡではＧ，オン、Ｇ４オフ、Ｇ６オン
となり、Ｄｉピン入力のみがＤ。ピンへ出力され、これ
らのＤｉ，ｒｌＶ４Ｐｘ，ＤＯの経路でコントロールカ
ードＣＤからの書込みデータＷＤが各メモリカードに供
給される。前述のようにこのデータＷＤを使用して書込
みを行なう、行なわないは、選択信号ＣＤＳＬにより制
御される。以上説明したように本発明によればコントロ
ールカードＣＤのデータ入出力用コネクタピン１個に対
して多数、実施例では３２枚のメモリカードＭＣを受持
たせることができ、ＣＤのピン数を必要最少限で済ませ
ることができる。
ＭＣｌ〜ＭＣ４のＲＤが出力され、ＳＬＣＴがＬならＭ
Ｃ５〜ＭＣ８のＲＤが出力される。読取リモートでは制
御信号ＣＮＴｌがＨなので、バッファＢＦ，の出力はＬ
．．ＭＰＸのオアゲートＧ６はオンとなり、上記出力が
可能である。書込みモードではＣＮＴｌはＬであり、オ
アゲートＧ６はオフとなる。メモリカードＭＣ５への制
御信号ＣＮＴｌはＨに、ＳＬＣＴはＬに固定される。従
つて該カードの■ＡではＧ，オン、Ｇ４オフ、Ｇ６オン
となり、Ｄｉピン入力のみがＤ。ピンへ出力され、これ
らのＤｉ，ｒｌＶ４Ｐｘ，ＤＯの経路でコントロールカ
ードＣＤからの書込みデータＷＤが各メモリカードに供
給される。前述のようにこのデータＷＤを使用して書込
みを行なう、行なわないは、選択信号ＣＤＳＬにより制
御される。以上説明したように本発明によればコントロ
ールカードＣＤのデータ入出力用コネクタピン１個に対
して多数、実施例では３２枚のメモリカードＭＣを受持
たせることができ、ＣＤのピン数を必要最少限で済ませ
ることができる。
しかもＣＤからみればＭＣはワイアードオア可能数内に
収まるので、データ破壊などの恐れはない。このメモリ
カードはコントロールカードとの間でＷＤ／ＲＤの双方
向伝送を行なう場合も行なわない場合も使用できる。な
お信号伝播遅延が許されるなら、マルチプレクサのバッ
ファを何段も介入させることによりメモリカードは任意
に増加できる。なお実施例ではマルチプレクサを使用す
るメモリカードはメモリカード群の中央のものＭＣ４，
ＭＣ５としたが、これは他のメモリカードとしてもよい
。但し中央のものとした方が配線が容易、配線長が可及
的に短いなどの利点がある。またマルチプレクサを使用
しないメモリカードからは該マルチプレクサを除去して
もよいが、一律にマルチプレクサ付きとした方が互換性
がありかつ量産できる。マルチプレクサは読取りデータ
用と書込みデータ用に２個、１メモリカードに設けるよ
うにしてもよく、この場合はコントロールカードに直接
接続されるメモリカードは１メモリカードとしてよいが
、無駄は多い。この点実施例のように２つのメモリカー
ドの各々のマルチプレクサを読取りデー．夕用及び書込
みデータ用とする方式は効率的である。
収まるので、データ破壊などの恐れはない。このメモリ
カードはコントロールカードとの間でＷＤ／ＲＤの双方
向伝送を行なう場合も行なわない場合も使用できる。な
お信号伝播遅延が許されるなら、マルチプレクサのバッ
ファを何段も介入させることによりメモリカードは任意
に増加できる。なお実施例ではマルチプレクサを使用す
るメモリカードはメモリカード群の中央のものＭＣ４，
ＭＣ５としたが、これは他のメモリカードとしてもよい
。但し中央のものとした方が配線が容易、配線長が可及
的に短いなどの利点がある。またマルチプレクサを使用
しないメモリカードからは該マルチプレクサを除去して
もよいが、一律にマルチプレクサ付きとした方が互換性
がありかつ量産できる。マルチプレクサは読取りデータ
用と書込みデータ用に２個、１メモリカードに設けるよ
うにしてもよく、この場合はコントロールカードに直接
接続されるメモリカードは１メモリカードとしてよいが
、無駄は多い。この点実施例のように２つのメモリカー
ドの各々のマルチプレクサを読取りデー．夕用及び書込
みデータ用とする方式は効率的である。
第１図および第２図は従来方式によるメモリカードおよ
びそれを用いたメモリシステムの要部説ノ明図、第３図
および第４図は本発明によるメモリカードおよびそれを
用いたメモリシステムの要部説明図である。 図面でＭＣはメモリカード、ＭＰＸはマルチプレクサ、
Ｄｉ，ＤＯは入力データ、ＳＬＣＴ，ＣＮＴｌは７選択
、制御信号、ＣＤはコントロールカード、１は双方向デ
ータ伝送線、ＷＤは書込みデータ、水ＲＤは読取りデー
タである。
びそれを用いたメモリシステムの要部説ノ明図、第３図
および第４図は本発明によるメモリカードおよびそれを
用いたメモリシステムの要部説明図である。 図面でＭＣはメモリカード、ＭＰＸはマルチプレクサ、
Ｄｉ，ＤＯは入力データ、ＳＬＣＴ，ＣＮＴｌは７選択
、制御信号、ＣＤはコントロールカード、１は双方向デ
ータ伝送線、ＷＤは書込みデータ、水ＲＤは読取りデー
タである。
Claims (1)
- １ メモリカードの各々にスリーステート出力を有すマ
ルチプレクサおよびその入、出力データ用ピンおよび選
択、制御信号用ピンを設け、メモリカード群に対するコ
ントロールカードから、双方向データ伝送線を通して送
られる書込みデータは、前記メモリカードの中の１つの
メモリカードのマルチプレクサを通して自己および他の
メモリカードへ配分し、各メモリカードからの読取りデ
ータは前記１つのメモリカード以外の他のメモリカード
のマルチプレクサおよび前記伝送線を介してコントロー
ルカードへ送るようにしてなることを特徴とするメモリ
構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148151A JPS6059665B2 (ja) | 1981-09-19 | 1981-09-19 | メモリ構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148151A JPS6059665B2 (ja) | 1981-09-19 | 1981-09-19 | メモリ構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850691A JPS5850691A (ja) | 1983-03-25 |
| JPS6059665B2 true JPS6059665B2 (ja) | 1985-12-26 |
Family
ID=15446400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148151A Expired JPS6059665B2 (ja) | 1981-09-19 | 1981-09-19 | メモリ構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059665B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0533578B2 (ja) * | 1983-10-11 | 1993-05-19 | Paikeru Andoreeasu | |
| JPH0795776B2 (ja) * | 1990-06-11 | 1995-10-11 | 松下電器産業株式会社 | ハンドセット取付装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60203125A (ja) * | 1984-03-27 | 1985-10-14 | 余市郡漁業協同組合 | 上下、着脱自在刺し網 |
| JPH0651817U (ja) * | 1992-12-15 | 1994-07-15 | 株式会社ニコン | ２個のメモリカードスロットを備えた測量機 |
| DE102007043344A1 (de) * | 2007-09-12 | 2009-03-19 | Giesecke & Devrient Gmbh | Massenspeicherkarte |
-
1981
- 1981-09-19 JP JP56148151A patent/JPS6059665B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0533578B2 (ja) * | 1983-10-11 | 1993-05-19 | Paikeru Andoreeasu | |
| JPH0795776B2 (ja) * | 1990-06-11 | 1995-10-11 | 松下電器産業株式会社 | ハンドセット取付装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5850691A (ja) | 1983-03-25 |
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