【発明の詳細な説明】[Detailed description of the invention]
コンポーネントテレビジョンビデオ信号受信用情報信号抽出装置
本発明は、各コンポーネント（成分）が、所要の同期およびクランプ信号ととも
に、現存するライン期間、例えば、はぼ６４μｓ、に実質的に等しい期間を占め
るように、時間圧縮され１つシーケンシャルに配置されたコンポーネント形式で
テレビジョンビデオ信号を送信しおよび、・′または受信するシステムに関する
。
ビデオコンポーネント信号を、オーディオ信号が、ライン期間内のビデオコンポ
ーネント信号の前あるいは後に含まれ得るような範囲に圧ｆｉｉすることは既に
提案されている。
このオーディオ信号は、ビデオコンポーネント信号の前に配置されるディジタル
信号の形をとることが望ましいっさらに、このディジタル信号に、音声あるいは
ライン同期信号として用いるだめの予定の（シーケンスの）一連のディジットを
付加することも提案されている。
我々は、−もしくはそれ以上の上記予定のディジタルシーケンスが、むしろその
仙のディジタルシーケンスによって、受信機に対する信号付加情報のために、置
換え得る方式を提案する。
本発明は、それらの各々がテレビジョン画像のラインを表現し且つディジタル信
号のバーストを含み、該多重化アナログコンポーネント信号の少なくとも１つが
誂ディジクルバース１〜内の予定の位置にその他の情報の指示情報を含む多重
化アノ−ログコンボーネンｊ〜信号を受信する装置を提供する乙のであり、該装
置
Information signal extraction device for component television video signal reception
The present invention provides that each component has the required synchronization and clamping signals.
occupies a period substantially equal to the existing line period, e.g. approximately 64 μs.
In the form of time-compressed, sequentially arranged components,
Relating to systems for transmitting and/or receiving television video signals
.
If the audio signal is the video component signal within the line period,
It is already possible to apply pressure to a range that can be included before or after the component signal.
Proposed.
This audio signal is a digital signal placed before the video component signal.
It is desirable that the digital signal be in the form of a signal.
A scheduled (sequence) of digits to be used as a line synchronization signal.
It has also been proposed to add
We assume that - or more of the above-described digital sequences are rather
The digital sequences of
We propose an alternative method.
The present invention provides a system in which each of them represents a line of a television picture and a digital signal.
at least one of the multiplexed analog component signals
Multiplex that includes instruction information of other information at the scheduled position in the custom Disicleverse 1~
Party B that provides equipment for receiving signals, and that equipment
Place
【よ、受信された多重化アナログコンポーネント信号を復調するための復調装
置と、該受信装置を受信された多重化アナログコンポーネン１〜信８に同期させ
るため復調装置の出力に応答する手段と、復調された信号からその他の情報の指
示情報を抽出し月つ上記その他の情報に関連して上記復調装置を制御するための
同期手段に応答するデータ抽出回路とを具備する。
本発明が、より容易に理解されるようにするため、次のような添付図面を参照す
る。
第１図は、そのコンポーネント部分間の時分割多重状態を示すべく多重化コンポ
ーネント信号を図式化して示す。
第２図は、当該フレームの各ラインの多重化タイミングと同様に１／２フレーム
と１・′２ラインオフレットしたＣ−〜１△Ｃ（後述）信号のフレームを図式化
して示す。
第３図は、本発明を適用した受信殿のブロック図を示す。
第４図は、第３図に示された受信機の一部のより詳細なブロック図を示す。
第５図は、第４図に示した回路の動作を説明するための状態遷移図を示す。
第６図は、第４図の変形の詳細な１０ツク図を示す。
第７図（ａ）および（１））は、第６図に示した回路の動作を説明するための状
態遷移図を示ザ。
テレビジョン信号送信のための多重アナログコンポーネント（ｍｕｌｔｉｐｌｅ
ｘ ａｎａｌｏｇｕｅ ｃｏｍｐｏｎｅｎｔｓ −ＭＡ Ｃ）システムでは、Ｎ
ＴＳＣ，ＰＡＩ−およびＳＥＣＡＭのカラーサブキャリアのコーディングを時間
圧縮の単一方式で置換える。在来のスタジオ力ラーコーダは、ルミナンス（Ｙ−
輝度成分）およびクロミナンス（ＵとＶを交互に含むライ２ル構成分〉の各アク
ティブな画像ライン（公称５２μｓ）が別々に時間圧縮されるＭＡＣコーダに置
換えられる。電荷結合素子（すなわちＣ０Ｄ）あるいはディジタル記憶装置を用
いることにより、これら圧縮されたルミナンスおよびクロミナンス成分は、各ラ
イン期間の６４μｓの間にシーケンスに配置され得る。３０年前の受信機技術で
設計された在来の同期パルスは、もはや必要とされず、波形内における他の同期
情報に置換えられる。カラーサブキャリアバーストは、もはや必要とされず、明
瞭度の拡張された受信機のように将来の発展のために必要とされるいかなるタイ
ミング情報もビデオおよび音声・・′データ信号から抽出され（ｑる。
この時間圧縮は、信号を通過させるために必要なバンド幅の比例的な増加を生じ
６せる。該時間圧縮ベースバンド信号の特殊なバンド幅は、Ｆｆｖｌ信号のスペ
クトルの幅が、ベースバンド信号の周波数と撮幅の両方の＠数であるから、゛衛
星ＦＭ（周波数変調〉伝送チャンネル内に適応させ得る。
Ｃ−ＭＡＣとして知られるＭＡＣの１つの型（ｖｅｒｓｉｏｎ ）では、同期化
音声およびデータ信号が第１Ｍに示されたＲ’Ｆ （ｒａｄｉｏ ｆｒｅｑｕｅ
ｎｃｙ−無線周波数〉キャリアの時分割各市全体を与えるＭＡＣ信号のラインブ
ランキング期間においてキャリアに対してディジタル的に変調される。カラーお
よび音声のどちらの高周波サブキャリアも全熱ない場合は、ベースバンド信号の
バンド幅が混信抑圧により設定される上限まで増加８れることが許される。リー
ブキャリアにおける歪みを低減するためのブリおよびディエンファシスの多くが
不要となる。結束的に、プリａ５よびｆイエンフ７シスは、最適なノイズおよび
混信の性能（ｐｅｒｆｏｒｍａｎｃｅ ）を与えるレベルまで低減できる。
アナログビデオ信号に伴うディジタル同期音声およびデータの時分割多重は、中
間周波数において同期音声およびデータのためのディジタル変調と第１図に示さ
れたクロミナンスおよびルミナンスのための周波数変調との間でスイッチングを
行なうことにより実現される。そのようなスイッチングは、メインキャリアにお
ける位相の不連続なしに実現される。
コンポーネントコード化ディジタルビデオのための国際的に協定されたスタジオ
規格では、ルミナンスのための１３．５ＭＨ’Ｚおよびクロミナンスのための６
．７５ＭＨｚの各周波数が規定されている。Ｃ−ＭＡＣに使用される１、５：１
のルミナンス圧縮および３：１のクロミナンス圧縮は、圧縮後のルミナンスとク
ロミナンスの両方の有効なサンプリング周波数が２（１２５ＭＨ２であることを
意味する。生成および再生の便宜のため、同一のデータレートが音声信号のため
に選定される。
波形の定義には、１２９６のタイムスロットすなわら１／２ラインおよび１／２
フレームだけオフセットされたＣ−ＭＡＣ信号の）Ａ−マツ）〜を小す第２図に
示される４９゜４ｎｓ （１／２０．’２５ＭＨｚ）の完全な期間に基づく［ザ
ンブル］を６４Ｉｌｓのビデオラインで分割するのが都合が良い。
これを基礎として、ラインは、第１表に示されるようにｈ分割多重の３つの二】
ンボーネント部分に分離される。
第 １ 表
ビット数７′ トータル期間 機 能
１８６ビツト ９１８ ディジタル高声／データ
１１０２”ｊンプル ５４．４２ アナログどデオ（〜ＩＡｃ）
第１図および第２図を参照ずれば、１ラインの多巾化アナログ」ンボーネンｉ〜
信号は、信号のラインブランキング期間にＲＦキャリアにディジタル的に変調さ
れた信８を含む第１の部分（ａ）を有している。該ＲＦキャリアは、２−４ＰＳ
Ｋとして示されるＰＳＫ（ｐｈａｓｅ ５ｈｉｒｔ ｋｅｙｉｎｇ〜位相シフト
キーイング）の形を用いて変調される。第１の部分（ａ）に続いて、クロミナン
スおよびルミノーンス」ンポーネン１〜仁号を含み、目つ異なる方法、例えばＦ
Ｍ（周波改変Ｊｉｌ）等で変調されＩこ第２の部分が存在する。
第２図に示されるように、上記部分（ａ）は、さらに同期セクションｔｊらびに
音声および／またはデータセクションに分ρ）される。
ラインが、数によって定ｊ匁される固定数の等しい期間および該期間の境界の位
置て゛構成されているとして論することができる。我々は、我々か「固有ワード
Ｊと叶ぶものを構成するように、上記部分（ａ）のセクションをエンコードする
ため、一つの特定の変調システム、例えば２−４ＰＳＫを使用することを意図し
ている。「特有ワード」として使用されるけクションは、それが存在する各ライ
ンの同様の個所に位置する。該「１！ｆ有ワード」は、信号の残部の構成に関す
る伝送情報に使用され、特に上述による境界の位置の再生を可能とする。
該情報は、予定の垂直位置（ｖｅｒｔｉｃａｌ １ｏｃａｔｉｏｎ ）におりる
「特有ワード」の存在または不在によって、および／または該ワードのヒツトシ
ーケンスによって再生され得る。
それに続く情報は次のようなものを伝送するであろう。
（１）各境界間に使用される変調方式のタイプ。
（２）上述の変調により伝送されるサービス（放送）または信号のタイプ。
（３）もしも搬送されるならば、映像信号のラインおよびフレーム同期。
（４）いくつかのあるいは全てのサービスのためのエンクリプションキー（ｅｎ
ｃｒｙｐｔｉｏｎ ｋｅｙ）。
（５）各サービス自体の他に菟送されるべきその他のデータ。
上述のシステムを用いれば、クロミナンスおよびルミナンス情報セクションの位
置を変更する「特有ワード」を用いることにより、異なるアスペクト比の機能（
ｆｕｎｃｔｉｏｎ）を示すビデオ信号を提供することが可能となる。これは、音
声／データセクションの長さが減少される必要があり、且つビデオコンポーネン
トの圧縮比が変更される必要があることを意味する。他の選択（０１）ｔｉｏｎ
）は、その他の情報を伝送するため、フィールドブランキング期間におけるある
ラインを用いることである。「特有ワード」は、それらの一つを受信機に送信す
る。
さて、第３図に移り、そこにはブロック図の形でテレビジョン受信機（受像機）
の一部分が示されている。第１図に示されたようなテレビジョン信号は、受信さ
れ、そして該信号のディジタル部分が復調される復調器１に与えられる。該復調
器の出力は、ラインシーケンス認識回路２、フレームシーケンス認識回路３およ
びデータ抽出回路４にそれぞれ与えられる。ラインおよびフレームシーケンス認
識回路は、データ抽出回路４に同期信号を与えるばかりでなく、受信機回路の他
の部分（図示せず）で用いるためのビデオラインおよびフレーム同期パルスを生
成する。該データ抽出回路４は、「特有ワード」が要求された時にのみ動作し得
るように、フレーム同期に基づくラインカウントによってゲートされる。このこ
とはエラーの数を減少させるであろう。
データ内にはエンクリプションキーが存在することがあり、もしあれば、これが
データ抽出回路４の出力となる。さもなければ、該データ抽出回路は、１つまた
はそれ以上の「特有ワードｊを探索し且つデコードするのに用いられ、そしてそ
れより抽出される制御情報が他の回路要素に与えられる。この実施例においては
、付加復調器６が提供され、且つこれあるいは主復調器が１．データ抽出回路か
らの情報の制御のもとに映像情報、音声情報または他の情報あるいはこれらの組
合せを示す信号を生成することが意図されている。
上述のＭＡＣ信号には２つのタイプの復調が要求され、一つのタイプは信号のデ
ィジタル部分に対するものであり、他のタイプは信号の映像部分に対するもので
あることが認識されるであろう。該「特有ワード」は、第１図に関連して述べら
れたＭＡＣ信号によって決定される通常の位置の外部で、受信装置に付加的な音
声および／また略ま映像信号をそれによって受信することを可能とすべく、２つ
のタイプの復調の１つの復調を開始および／または停止させる時に、復調回路６
を指示することにより復調回路６を制御するのに使用することができる。
どのようにして受信機の同期がなしとげられるかを説明づる。
Ｃ−ＭＡＣの同期信号を次に示す。
１ ）ビデオライン同期
ｉｉ）ごデオル−ム同期
ｉｉｉ ） Ｕ、、’Ｖ識別
ｉｖ）拡張定義同期
Ｖ）音声同期
Ｉ ）ビデオライン同ｗ８：
これは２つの方式が可能である。
フレー ライン 同 期 フレー ライン 同 期へ−坐ニー独−２二丘ムー狡
−Ｎｏ、’）−Ｆ６２０ Ｗ２ ６２０ Ｗｉ
６２１ Ｗｉ ６２１ Ｗ２
偶散 ６２２ Ｗ２ 奇数 ６２２ Ｗ１６２３ Ｗｉ ６２３ Ｗ２
６２４ Ｗ２ ６２４Ｗ１
６２５ Ｗ２ ６２！ｌ Ｗ＋
奇数 ３ Ｗ２ 偶数 ３ Ｗｉ
４ Ｗｉ ４ Ｗ２
２ラインのｍ１期ワードは、
Ｗｉ ＝ ＋ ０００４４０１
Ｗｌ ＝ ０１１１００１０
で定義される。
鼠荏２ニド
各フレームの２０のラインにおいて、ライン同期ワードの１つ例えばワードＷ２
が通信に用いられる７ビツトワードに置換えられる。
これらのラインを次に示す。
偶数フレーム
一ライン２６．５８．７４．９０．１５２．１８２．１９８．２１６．２７６．
３０８．３２４．３４０．４００．４３２．４５８．４６６、５２６，５５８，
５７４．５９０．９、４６７’、 ５２７．５５９．５７５．５９１゜偶数およ
び奇数フレームは第２表に定義されている。
また、ライン同期は、第２図に示されるようにライン６２５に配置される特有フ
レーム同期ワードを検出し、且つこれを用いて発振器の発振をラインレートにロ
ックさせることにより抽出され得る。
ｂ〉ビデオ波形から
これは第０図のエツジｒｅＪおよびｒｈＪの正確なスペーシング（ｓｐａｃｉｎ
ｇ）によりもたらされる。同じスペーシングで画像内に生じるエツジは、画像情
報を有していないフィールド同期ラインによって消去される。該同期エツジの振
幅（０，５Ｖ）は粗い（ｒｕｇ。
ｅｄ）同期セパレーションを許容する。
ｉｉ）ビデオフィールド同期：
これも２つの方式が可能である。
ａ）ディジタルバーストから
ディジタルバーストの最初の８ビツトは、ライン同期だけでなく、各フレーム毎
のワードの相対位置の反転により上記第２表に示されるように与えられる粗いフ
レーム同期をもたらす。これに対して、別個で且つ独特のフィールド同期ワード
が第２図に示されるようにライン６２５に挿入され得る′。
された波形を含んでいる。これらのラインは各フレームの他のいかなるラインと
も明確に区別できるので、これはフレーム同期の非常に粗い方法を提供する。ラ
イン１の波形は、Ｙ−−０，１５で且つＵ＝−０，６５に対応し、同時にライン
３１３のそれは、Ｙ＝−１−１５で且つＵ＝＋０．６５ （Ｖ＝Ｏ１すなわちそ
れらはりクロミナンスのラインである）に対応する。これらの値は、両歯情報に
対し許容されるＲＧＢ限界を外れている。フレーム同期セパレーション、フィー
ルド識別、ラインカウントおよび所要のライン同期はこれらのラインにより規定
される。
…）址乙ｙ厘歴
Ｕ／Ｖ識別は、上記第１図のｒｂＪにおいて抽出されるフレーム同期からライン
カウントにより直接的に抽出される。フレームの奇数ラインはＵ情報を搬送し、
偶数ラインは■情報を搬送する。
ｉｖ）同期の拡張定義
将来において紹介されるであろう拡張処理のために、音声データバーストから再
生される２（Ｌ ２５ＭＨ２のクロックが必要とされる。
Ｖ）音声同期
音声同期は、音声／データチャンネルのトータルの同期を与えるディジタルバー
ストからラインおよびフレーム同期を得ることによって得られる。
さて、受信機における第１図に示されるＣ−ＭＡＣ彼形からの＠期信号の生成に
着目すると、ＭＡＣ受信受信ためのタイミングがラインにロックされた２０．２
５〜ＩＨ２のクロックより抽出されることが想起されるであろう。これは約４９
ｎｓの期間を有し、且つテレビジョンライン当り１２９６クロツクサンプルが存
在する。クロックの再発生のためのタイミング情報は、該データバーストから抽
出されるので、時間にして１５％だけ存在するように見える。
同期期間は、各データバーストの最初に送信される８ビツトシーケンスからなる
。この最初のビットはラン−インビットであり、無益な値からなるとみなし得る
同期検出を必要としない。他の７ピツトは１次に示すフォーマットの水平および
垂直同期情報の両方を含んでいる。
第２表から、ライン同期が、ワードベアＷＩ ＷｌあるいはＷ２Ｗｌからなると
みなし得ることが認識されるであろう。
そして、フレーム同期は、フレーム境界にてＷＩ Ｗｌのベアが反転するＷＩ
ＷＩ Ｗ２Ｗ２またはＷ２Ｗ２ＷＩ Ｗｌのシーケンスからなるであろう。
Ｗｌ、Ｗｌのワー゛ドの選択は、ノイズの条件のもとてのシステムの望まれるふ
るまいによってもっばら決定される。
ＷｌとＷｌは、両方とも、誤）だロックの発生を防止するため、それら自身のシ
フトされた型との許容される最小の相関を持つように選定されるべきである。
コンピュータサーチに基づけば、７ピツトのシーケンス０００１１０１が、それ
自身のシフトされた型、そしてまたビデオ／データおよびノイズによるシーケン
スのシミュレーションについて最適であることが判明している。
受信機において生ずるＷｌとＷｌどの間の混同を防止するため、両者間に大きな
ハミング間隔（Ｈａｍｍｉｎｇ ｄｉｓｔａｎｃｅ）が望まれ、それ故にＷｌが
１１１ＧＯ１Ｇとなるように選定される。平均Ｍ流しベルを１／２に維持するた
め、ラン−インビットは、Ｗｌに対しては１、そしてＷｌに対してはＯが選定さ
れる。
ゑ」計１滋蛋
７ピツトのみの同期情報が各ライン毎に送られるが、ＷＩ Ｗｌのシーケンスは
、１４ビツトの長さの有効なライン同期ワードおよび２８ビツトの長さの有効な
フレーム同期ワードが使用されることを許容する。
これは以下に示される。
ライン 同 期 ライン同期 フレーム同期） ＷＩ Ｗｌ
ｎ＋１ Ｗｌ） ）
＞Ｗ２Ｗ１
ｎ↓２Ｗ１））
＞ＷｉＷ２ ）
ｎ＋３Ｗ２）） ）
ンＷ２Ｗ２＊ン
ｎ＋４Ｗ２）） ）
＞Ｗ２Ｗ＋ ！ ）Ｗ２Ｗ２ＷＩＷ＋
ｎ＋５Ｗ＋） ） ） （またハＷ２ Ｗｌ ＷＩ Ｗｌ ）＞ ＷＩ Ｗｉ
＊）
ｎ＋６Ｗ＋）） ）
）ＷｌＷ２ ）
ｎ＋７Ｗ２））
）Ｗ２Ｗ＋
ｎ÷８Ｗ１＞）
）ＷｌＷ２
ｎ←９ Ｗｌ ）
したがって、ライン同期は、ライン毎にあられれ、フレーム同期は１フレームに
１回あられれる。
ニド印を付したラインでは、フレーム同期の通信のためのＷＩ Ｗｌのベアの反
転によって、ライン同期は検出されない。ロックを維持するためのシステムの能
力は、一旦フレームロックが完成されれば、これら２ラインの間のライン同期検
出が妨げられたからといって影響されない。
！印を付したラインは、有効なライン同期を含んぐいるが、ＷＩ Ｗｌのベアの
シーケンスは反転されている。これは、より簡単な受信機を望むならば、フレー
ム同期の一層粗い形式として使用することができ、第２図に示されている。
受信検波器のブロック図は次の第４図に示されており、その動作の詳細な説明は
次に示されている。
フェーズロックループ（図示せず）は、入力されるデータストリームから在来の
手法によって２（１２５ＭＨｚのり０ツクを再生する。ロックされていないとき
でさえも、）ニーズロックループの発振器は所定の２０．２５ＭＨ２で自走介層
している。そして、入力データストリームと発振器との間には位相の相違のみが
存在する。このことは、ロックアツプの促進における発振器の位相ランニングの
長期化を引起こす。
さて、入力シリアルデータストリームは、シリアル／パラレルコンバータ２０に
よってｎビット幅のパラレルデータストリームに変換される。ここで、ｎはライ
ン同期の幅（すなわちｎ−７）である。
このパラレルデータストリームは、連続的な２０Ｍｂ／ｓのデータストリームを
連続的なエラーパターンに変換する同期ワード認識回路２１で処理される。すな
わら、出力には、入力がＷｌと相違するビット数があられれる。例えば、Ｗｌの
場合は、ハミング間隔すな同様のサンプルと合計することにより、最大はうイン
ベアＷ１Ｗ２で生じ、最小はベアＷ２Ｗ？で生じる。これらをｅａｍｉｎおよび
ｅａｔｔｉａｘ （検出前に同期ワードベアに認められたエラー数はないものと
みなされる〉と比較することにより、ライン同期が入力データストリームから抽
出（ランダムデータによる他の誤り検出と共に）される。
値ｅ１はチャンネルに対するＢＥＲの計測に使用され得る。
この操作は、与えられたサンプルを反転するインバータ２２によってなしとげら
れ、加算器２３の一方の入力に与えられる。、該加算器２３の他方の入力にはラ
イン遅延回路２４の出力が供給される。加算器２３の出力は比較回路２５に与え
られ、そこでは加算器２３の４ビツト出力が予め設定されたエラー数の最大値お
よび最小値と比較さ札、そしてもしも加算器２３の出力レベルがエラー数の最大
値と最小値の間になると、ライン同期検出信号が生成される。
フレーム同期信号も、最大値と最小値の信号の生成されるときの検出により回路
２５により抽出され得る。
フレーム同期の抽出
これは、一つの重要な相違を持つライン同期と同様の方法で実現される。この場
合反転されていない与えられたサンプルが前のラインからの同様のサンプルと加
算器２１において合計される。これはＷＩ Ｗｌのシーケンスで最小を与え、Ｗ
２Ｗ２で最大を与える。こりの結果は２Ｘ４ピツトの２ラインゲーテドラツチか
らなる遅延回路２８で２ラインＭｆ；され、反転された非遅延信号と加算器３０
で加算される。
再びこの結果はＷ２Ｗ２Ｗ１Ｗｌで最小を持ち、ＷＩ ＷＩ Ｗ２Ｗ２で最大を
持つ。この結果を検出が信号化される前に許容されるエラー数と比較するため比
較回路３１が使用されることにより、フレーム同期が検出される。
フレーム同期とライン同期の抽出の間の重要な相違は、２ライン遅延回路２８で
ある。
これは単に再発生されたライン同期によりクロックされる２素子のシフトレジス
タである。
一旦ラインクロックが完成すると、フレーム同期の正確な位置は６２５のみの取
り得る位置のうちの一つとなる。これはライン同期の有効な「狙い」である。し
たがって、フレーム同期はより確固としたものとなる。これはフレーム同期ワー
ドのみを使用する、すなわちフレーム同期が６２５Ｘ１２９６の位置のいずれか
に存在するシステムと対象的である。
ロックの獲得
前項では同期パルスの再生について述べた。誤った同期パルスは、また、チャン
ネルにおけるランダムデータ、あるいはビデオ信号の特別な構成により生成され
る。そのため、ある種の弁別では、生じ得るどの誤検出からでも正しい同期を抽
出することが要求される。
ロックの完成のためのプロセスは、第５図に示された状態遷移図によって決定さ
れる。
初期状態ｒは、同期ワードのどの検出をも許容され、比較回路２５の出力に接続
されたカウンタは状態２に移る。
もしも、この検出が同期ワードでなければ、カウンタは状態１にもどる。
もしもそれが同期ワードであれば、カウンタは状態４に進み、システムはロック
される。
一旦ライン同期が得られると、データバーストの位置は確実に把握され、そして
クロック回復ＰＬＬが、クロックのジッタの量を増大させるバーストの外部のス
プリアス信号（例えば、ビデオ）を除去すべくゲーレされる。
１６回の連続的な誤検出の後は、システムは状態１に復帰し、ロックを失う。
状態遷移図は、ラインおよびフレーム同期について同様であるが、フレーム同期
の獲得は、ラインロックが完成され、フレーム同期の位置がライン同期によって
指示され得るときまで初期化されない。
この図によれば、ＬＩＫＩＢＡ Ｃ−ＭＡＣシステムにおいて、ロックが完成さ
れ、ＯｄＢのＣ／Ｎが確保されることを可能とする。
このように、同期獲得は、２個の独立のフロセスからなる。
１）ラインおよびフレーム同期の検出。
２）ロックの獲得とデイジタルフライホイーリング。
クロックの再生は、ラインクロックが完成されると同時にゲートされ、それによ
ってクロックジッタが低Ｃ／Ｎに低減される。該クロックは、非ゲートで少なく
とも１フレーム正確に自走するのと対照的に、３ラインのみの非ゲート自走を有
する。
第６図は、受信機の同期検出および獲得に着目した一部分のブロック司を示し、
それはより単純で且つ説明し易い点で第４図に示されたものと相違する。
以前に説明した受信機は、大部分が２ＣＬ ２５Ｍｂ／ｓのクロックレートで動
作する、まさしく実質的な量のハードウェアを必要とする。
第６図に示され以下に説明される受信機は、２０．２５ＭＨｚで動作し量的にか
なり単純化されたロジックを有し、且つ特にライン記憶を含んでいない。第４図
に示したのと同様の部分には同一の参照符号が用いられる。
第６図において、シリアル入力データは、回路４０の前に３ビツトのエラーワー
ドを生成するように反転される。ライン同期獲得およびフライホイールおよび状
態カウンタ回路４１は、回路４０の出力に接続されたワード検出回路４２によっ
てＷｌあるいはＷｌのワーρが検出される各時点でワード検出回路からの入力を
受信する。また、該回路４１は、比較回路２５によって生成されたライン同期検
出信号も受信する。カウンタ回路４１は第４図のライン遅延回路２４に置換えら
れた３ピツトラツチ４３に供給されるラインレートクロック信号を含む多数の信
号を出力する。
また、カウンタ回路４１は、ワード検出器および適合エラー制御回路４４に適応
する基準信号を発生するための基準信号発生器としても動作する。該基準信号は
、検出のタイプと、検出器４２および比較回路２５によって黙認されるエラーの
数との選択に用いられる。
フレーム同期検出のための構成は、第４図に関連して説明したように、今度はカ
ウンタ回路４１によって発生されたラインレートクロックに応答する２ライン遅
延回路２８を有する。適応エラー制御は、ライン同期検出器に関連して説明され
た各対応する回路と同様に動作するフレーム同期フライホイールおよび７クイジ
シヨン回路４６およびエラー制御回路４７によって実現される。
上記ライン同期獲得のプロセスを、第６図、第７図（ａ＞および（ｂ）を参照し
て説明する。
最初にＷｌ （Ｗｌのみの検出結果は、ｎ個のエラーを許容するシリアル／エラ
ーコンバータ４０の出力側の比較器から出力される）をサーチする。
もしも、Ｗｌが見付かったならば、カウンタ回路４１は、状態１［第７図（ａ）
］に移り、正しく１２９６クロツクサイクル（１ライン）後のＷｌの発生をサー
チする。また、のときのワード認識回路４２の出力形式である。
もしも、Ｗｌが見付からなければ、カウンタ回路４１は、状態Ｏ［第７図（ａ）
］に復帰し、その他のＷｌの発生のサーチを続ける。
Ｆｔｃ、２゜
益
Ｆｔｃ、Ｓ
手続補正書
昭和５９年１１月２日
特許庁長官 志 賀 学 殿
■、事件の表示
ＰＣＴ／ＧＢ ８３１０ Ｏ３３３
２、発明の名称
３、補正をする者
事件との関係 特許出願人
住所 東京都港区虎ノ門１丁目２６番５号 第１７森ビル昭和５９年１０月２３
日
６、補正の対象
明細書及び請求の範囲の翻訳文（浄書したもの）代理権を証するもの
７、補正の内容
別紙の通り（内容に変更なし）
第１頁の続き [Demodulation equipment for demodulating received multiplexed analog component signals]
and synchronize the receiving device with the received multiplexed analog components 1 to 8.
means for responding to the output of the demodulator in order to
and a data extraction circuit responsive to synchronization means for extracting information indicating the month and controlling the demodulator in relation to the other information. In order that the present invention may be more easily understood, reference may be made to the accompanying drawings as follows:
Ru. Figure 1 shows a multiplex component to show the time division multiplexing status between its component parts.
The component signals are shown diagrammatically. Figure 2 diagrammatically shows a frame of the C-~1△C (described later) signal, which is 1/2 frame and 1.2 line offset, similar to the multiplexing timing of each line of the frame.
and show. FIG. 3 shows a block diagram of a receiving hall to which the present invention is applied. FIG. 4 shows a more detailed block diagram of a portion of the receiver shown in FIG. FIG. 5 shows a state transition diagram for explaining the operation of the circuit shown in FIG. 4. FIG. 6 shows a detailed 10-step diagram of the modification of FIG. Figures 7(a) and (1)) are diagrams for explaining the operation of the circuit shown in Figure 6.
The state transition diagram is shown below. Multiple analog components (MAC) systems for television signal transmission replace the coding of NTSC, PAI-, and SECAM color subcarriers with a single method of time compression. The conventional studio larcoder has two components: luminance (Y-luminance component) and chrominance (Lyx component containing alternating U and V).
The active image lines (nominally 52 μs) are placed in a MAC coder where they are separately time compressed.
Can be replaced. Using a charge-coupled device (i.e. C0D) or digital storage
These compressed luminance and chrominance components are
may be placed in sequence during the 64 μs of the in period. The traditional synchronization pulses designed in receiver technology 30 years ago are no longer needed and are replaced by other synchronization information within the waveform. Color subcarrier burst is no longer needed and bright
Any type of equipment needed for future developments such as enhanced clarity receivers
Timing information is also extracted from the video and audio data signals. This time compression results in a proportional increase in the bandwidth required to pass the signal. The special bandwidth is
Since the width of the vector is equal to both the frequency of the baseband signal and the field of view,
FM (frequency modulation) can be accommodated within the transmission channel. In one version of MAC, known as C-MAC, synchronized voice and data signals are - Radio Frequency〉 Carrier time division Digitally modulated to the carrier during the line blanking period of the MAC signal giving the entire city.
If both high-frequency subcarriers for radio and voice are not fully heated, the bandwidth of the baseband signal is allowed to increase up to the upper limit set by interference suppression. Lee
Much of the distortion and de-emphasis used to reduce distortion in the carrier is no longer necessary. Collectively, the pre-a5 and f-enf7s can be reduced to a level that provides optimal noise and interference performance. Time division multiplexing of digitally synchronized voice and data along with analog video signals is
Digital modulation for synchronous voice and data at frequencies between
This is achieved by switching between frequency modulation for chrominance and luminance. Such switching is done on the main carrier.
This is achieved without phase discontinuities. The internationally agreed upon studio standard for component coded digital video is 13.5MH'Z for luminance and 6.5MHz for chrominance. Each frequency of 75 MHz is specified. The 1, 5:1 luminance compression and 3:1 chrominance compression used in C-MAC are similar to the luminance and chrominance compression after compression.
This means that the effective sampling frequency for both rominances is 2 (125 MH2). For convenience of generation and playback, the same data rate is chosen for the audio signal. 49°4ns (1/20.'25MHz) as shown in Figure 2. [The
It is convenient to divide the video line by 64 Ils video lines. On this basis, the line is separated into three component parts of an h-division multiplex as shown in Table 1. Table 1 Number of bits 7' Total period Function 186 bits 918 Digital high voice/data 1102"J sample 54.42 Analog digital audio (~IAc) If you refer to Figures 1 and 2, the width of one line is The signal is digitally modulated onto the RF carrier during the line blanking period of the signal.
It has a first part (a) containing a received signal 8. The RF carrier is modulated using a form of PSK (phase 5hirt keying), denoted as 2-4PSK. Following the first part (a), chrominan
There is a second part that is modulated in different ways, such as FM (Frequency Modification). As shown in FIG. 2, the above part (a) is further divided into a synchronization section tj and a voice and/or data section ρ). A line is defined by a fixed number of equal periods and the positions of the boundaries of said periods.
It can be argued that it is composed of We intend to use one particular modulation system, e.g. 2-4PSK, to encode the sections of part (a) above so that we constitute what we call the unique word J. A keyword used as a “specific word” is unique to each license in which it exists.
located in a similar location in the building. The "1!f word" is related to the structure of the remainder of the signal.
It is used for transmitted information, and in particular makes it possible to recover the position of the boundary according to the above. The information is determined by the presence or absence of a “unique word” at a given vertical location and/or by the
can be played back by the sequence. The information that follows would convey something like: (1) The type of modulation scheme used between each boundary. (2) The type of service (broadcast) or signal transmitted by the modulation described above. (3) Line and frame synchronization of the video signal, if carried. (4) Encryption keys for some or all services. (5) Other data to be sent in addition to each service itself. Using the system described above, the chrominance and luminance information sections can be
By using "unique words" that change position, it is possible to provide video signals that exhibit different aspect ratio functions. This is the sound
The length of the voice/data section needs to be reduced and the video component
means that the compression ratio of the target needs to be changed. Another option (01)tion is to use certain lines in the field blanking period to transmit other information. "Special Words" are used to send one of them to the receiver.
Ru. Turning now to FIG. 3, a portion of a television receiver is shown in block diagram form. A television signal such as that shown in FIG.
and is applied to a demodulator 1 where the digital part of the signal is demodulated. The output of the demodulator is sent to line sequence recognition circuit 2, frame sequence recognition circuit 3 and
and data extraction circuit 4, respectively. Line and frame sequence recognition
The identification circuit not only provides a synchronization signal to the data extraction circuit 4, but also generates video line and frame synchronization pulses for use in other parts of the receiver circuit (not shown).
to be accomplished. The data extraction circuit 4 can only operate when a "unique word" is requested.
gated by line count based on frame synchronization, so that this child
would reduce the number of errors. An encryption key may be present in the data, and if so, this becomes the output of the data extraction circuit 4. Otherwise, the data extraction circuit may
is used to search for and decode a further unique word j, and
Control information extracted from this is given to other circuit elements. In this embodiment, an additional demodulator 6 is provided and this or the main demodulator is 1. Is it a data extraction circuit?
video information, audio information or other information or combinations thereof under the control of
It is intended to generate a signal indicative of alignment. Two types of demodulation are required for the above-mentioned MAC signal, one type is the demodulation of the signal.
It will be appreciated that one type is for the digital part and the other type is for the video part of the signal. The “unique word” is the one mentioned in relation to Figure 1.
The receiving device receives additional sound outside of its normal location as determined by the MAC signal received.
In order to be able to receive voice and/or video signals thereby, two
can be used to control the demodulation circuit 6 by instructing the demodulation circuit 6 when to start and/or stop demodulation of one of the types of demodulation. Explain how receiver synchronization is achieved. The C-MAC synchronization signal is shown below. 1) Video line synchronization ii) Room synchronization iii) U,,'V identification iv) Extended definition synchronization V) Audio synchronization I) Video line synchronization w8: Two methods are possible for this. Frey Line Synchronization Frey Line To Synchronization - Zanie Deku - 2 Two Hills Mu Cunning - No, ') - F620 W2 620 Wi 621 Wi 621 W2 Even 622 W2 Odd 622 W1623 Wi 623 W2 624 W2 624 W1 625 W2 62! l W+ Odd number 3 W2 Even number 3 Wi 4 Wi 4 W2 The m1 period word of the 2nd line is defined as Wi = + 0004401 Wl = 01110010. In the 20 lines of each frame, one of the line synchronization words, eg word W2, is replaced by a 7-bit word used for communication. These lines are shown below. Even frame 1 line 26.58.74.90.152.182.198.216.276.308.324.340.400.432.458.466, 526,558, 574.590.9, 467', 527 .559.575.591゜ Even numbers and
and odd frames are defined in Table 2. Line synchronization also includes a unique frame located on line 625 as shown in FIG.
Detects the frame sync word and uses it to lock the oscillation of the oscillator to line rate.
It can be extracted by checking. b> From the video waveform This results from the correct spacing of edges reJ and rhJ in Figure 0. Edges that occur within an image with the same spacing are
Cleared by field sync lines that have no information. The vibration of the synchronous edge
Width (0,5V) allows for rough synchronous separation. ii) Video field synchronization: Again, two schemes are possible. a) From the digital burst The first 8 bits of the digital burst are divided into coarse frames given by line synchronization as well as reversal of the relative position of the words for each frame as shown in Table 2 above.
bring frame synchronization. In contrast, a separate and unique field synchronization word may be inserted on line 625 as shown in FIG. Contains the waveform that was created. These lines are distinct from any other lines in each frame.
This provides a very coarse method of frame synchronization, since the frames are also clearly distinguishable. La
The waveform on line 1 corresponds to Y--0,15 and U=-0,65, and at the same time that of line 313 corresponds to Y=-1-15 and U=+0.65 (V=O1 or that
These correspond to the chrominance lines). These values are outside the RGB limits allowed for both tooth information. Frame sync separation, fee
The field identification, line count and required line synchronization are defined by these lines. ...) History The U/V identification is directly extracted by line count from the frame synchronization extracted at rbJ in FIG. 1 above. Odd lines of the frame carry U information, and even lines carry information. iv) Extended definition of synchronization Due to the extended processing that will be introduced in the future, the synchronization
A clock of 2 (L 25MH2) generated is required.
obtained by obtaining line and frame synchronization from the Now, if we focus on the generation of the @-period signal from the C-MAC Heigata shown in Figure 1 in the receiver, we can see that the timing for MAC reception is extracted from the clock of 20.25 to IH2 locked to the line. It will be recalled that This has a period of about 49 ns and there are 1296 clock samples per television line.
Exists. Timing information for clock regeneration is extracted from the data burst.
Since it is released, it appears that only 15% of the time exists. The synchronization period consists of an 8-bit sequence transmitted at the beginning of each data burst. This first bit is a run-in bit and does not require synchronization detection, which can be considered to consist of useless values. The other seven pits contain both horizontal and vertical synchronization information in the format shown below. It will be appreciated from Table 2 that the line synchronization can be considered to consist of word bears WI Wl or W2Wl. Frame synchronization would then consist of a sequence of WI WI W2W2 or W2W2WI Wl with the bare of WI Wl inverted at frame boundaries. The selection of the words Wl and Wl depends on the desired behavior of the original system under noise conditions.
It is largely determined by the person's mood. Wl and Wl both have their own systems to prevent false locks from occurring.
It should be chosen to have the minimum acceptable correlation with the type that was floated. Based on a computer search, the 7-pit sequence 0001101 is a shifted version of itself, and also a sequence with video/data and noise.
It has been found to be optimal for simulation of To prevent confusion between Wl and Wl etc. occurring at the receiver, a large Hamming distance between them is desired, and Wl is therefore chosen to be 111GO1G. To maintain the average M flow bell to 1/2
Therefore, the run-in bit is selected as 1 for Wl and O for Wl.
It will be done. Although only 7 pits of synchronization information is sent for each line, the WIWl sequence consists of a valid line synchronization word of length 14 bits and a valid frame synchronization word of length 28 bits. be used. This is shown below. Line synchronization Line synchronization Frame synchronization) WI Wl n+1 Wl) ) >W2W1 n↓2W1)) >WiW2 ) n+3W2)) ) NW2W2*n n+4W2)) ) >W2W+ ! )W2W2WIW+ n+5W+) ) ) (Also, W2 Wl WI Wl ) > WI Wi *) n+6W+)) ) ) WlW2 ) n+7W2)) ) W2W+ n÷8W1>) ) WlW2 n←9 Wl ) Therefore, line synchronization is Frame synchronization occurs once per frame. The lines marked with a dot indicate the WI Wl bare counter for frame synchronization communication.
Line synchronization is not detected due to rotation. The system's ability to maintain locks
The force can be checked by line synchronization between these two lines once the frame lock is completed.
They are not affected by being prevented from going out. ! The marked lines contain valid line synchronization, but the bare sequence of WI Wl is reversed. This is useful if you want a simpler receiver.
A coarser form of system synchronization can be used and is shown in FIG. A block diagram of the receive detector is shown in FIG. 4 below, and a detailed description of its operation follows. A phase-locked loop (not shown) reproduces a 2 (125 MHz signal) by conventional means from an input data stream, even when not locked. .25MH2 with self-propelled interlayer. Then, there is only a phase difference between the input data stream and the oscillator. This causes a prolonged phase running of the oscillator in promoting lockup. Now, the input serial data stream is sent to the serial/parallel converter 20.
Therefore, it is converted into an n-bit wide parallel data stream. Here, n is light
is the width of the synchronization (i.e. n-7). This parallel data stream is processed in a sync word recognition circuit 21 which converts the continuous 20 Mb/s data stream into a continuous error pattern. That is, the number of bits in which the input differs from Wl is written to the output. For example, in the case of Wl, the maximum creep can be determined by summing with Hamming intervals or similar samples.
It occurs at bear W1W2, and the minimum is bear W2W? occurs in By comparing these with eamin and eattiax (assuming no errors were observed in the synchronization word bear before detection), it is determined that line synchronization is extracted from the input data stream.
(along with other error detection using random data). The value e1 may be used to measure the BER for the channel. This operation is accomplished by an inverter 22 that inverts a given sample.
and is applied to one input of the adder 23. , the other input of the adder 23 is
The output of the in delay circuit 24 is supplied. The output of the adder 23 is given to a comparator circuit 25, where the 4-bit output of the adder 23 is compared to the maximum value of the preset number of errors.
and the minimum value, and if the output level of the adder 23 falls between the maximum and minimum error numbers, a line synchronization detection signal is generated. The frame synchronization signal may also be extracted by the circuit 25 by detecting when the maximum and minimum signals are generated. Extracting Frame Synchronization This is accomplished in a similar way to line synchronization with one important difference. this place
A given uninverted sample is added with a similar sample from the previous line.
A calculator 21 adds up the sum. This gives a minimum in the sequence WI Wl and a maximum in W 2W2. The result is a 2 line gated latch with 2x4 pits.
2 lines Mf. Again this result has a minimum at W2W2W1Wl and a maximum at WI WI W2W2. A comparison is made to compare this result with the number of errors allowed before a detection is signaled.
By using the comparison circuit 31, frame synchronization is detected. The key difference between extracting frame sync and line sync is the two line delay circuit 28. This is simply a two-element shift register clocked by regenerated line sync.
It is ta. Once the line clock is completed, the exact location of the frame sync is determined by the 625 only.
This is one of the possible positions. This is a valid "aim" for line synchronization. death
Therefore, frame synchronization becomes more reliable. This is a frame sync work
This is in contrast to systems that use only 625x1296 positions; Acquiring lock The previous section described the regeneration of synchronization pulses. False sync pulses can also
generated by random data in the channel or by special configuration of the video signal. Therefore, some types of discrimination can extract correct synchronization from any possible false positives.
required to issue. The process for lock completion is determined by the state transition diagram shown in Figure 5.
It will be done. The initial state r allows any detection of the synchronization word and the counter connected to the output of the comparator circuit 25 moves to state 2. If this detection is not a sync word, the counter returns to state 1. If it is a sync word, the counter advances to state 4 and the system is locked. Once line synchronization is obtained, the location of the data burst is reliably known, and the clock recovery PLL removes the clock outside of the burst which increases the amount of clock jitter.
Gale is applied to remove spurious signals (eg, video). After 16 consecutive false positives, the system reverts to state 1 and loses lock. The state transition diagrams are similar for line and frame syncs, but the acquisition of frame syncs is not initialized until the line lock is completed and the position of the frame syncs can be indicated by the line syncs. According to this figure, in the LIKIBA C-MAC system, the lock is completed.
This makes it possible to secure an OdB C/N. Thus, synchronization acquisition consists of two independent processes. 1) Line and frame synchronization detection. 2) Lock acquisition and digital flywheeling. Clock regeneration is gated at the same time as the line clock is completed, thereby
Therefore, clock jitter is reduced to a low C/N. The clock is ungated and
In contrast to both, which self-propel exactly one frame, it has non-gated self-propulsion of only 3 lines.
do. FIG. 6 shows a partial block diagram focused on receiver synchronization detection and acquisition, which differs from that shown in FIG. 4 in that it is simpler and easier to explain. The receivers previously described mostly operate at a clock rate of 2CL 25Mb/s.
requires a very substantial amount of hardware to create. The receiver shown in FIG. 6 and described below operates at 20.25 MHz and has a quantitative
It has simplified logic and specifically does not include line storage. The same reference numerals are used for similar parts as shown in FIG. In FIG. 6, serial input data is passed through a 3-bit error word before circuit 40.
is inverted to produce a code. Line synchronization acquisition and flywheel and condition
The state counter circuit 41 is controlled by a word detection circuit 42 connected to the output of the circuit 40.
It receives an input from the word detection circuit each time Wl or the word ρ of Wl is detected. The circuit 41 also performs line synchronization detection generated by the comparison circuit 25.
It also receives outgoing signals. The counter circuit 41 is replaced with the line delay circuit 24 in FIG.
A number of signals, including a line rate clock signal, are supplied to a three-pin latch 43.
Output the number. Counter circuit 41 also operates as a reference signal generator for generating a reference signal adapted to word detector and adaptation error control circuit 44. The reference signal is used to select the type of detection and the number of errors tolerated by the detector 42 and the comparator circuit 25. The configuration for frame synchronization detection is as explained in connection with FIG.
A two-line delay circuit responsive to a line rate clock generated by counter circuit 41.
It has an extension circuit 28. Adaptive error control includes a frame synchronization flywheel and seven circuits that operate similarly to each corresponding circuit described in connection with the line synchronization detector.
This is realized by the error control circuit 46 and the error control circuit 47. The above line synchronization acquisition process will be explained with reference to FIGS.
- output from the comparator on the output side of converter 40). If Wl is found, the counter circuit 41 moves to state 1 [Figure 7(a)] and correctly monitors the occurrence of Wl after 1296 clock cycles (one line).
Chi. It is also the output format of the word recognition circuit 42 when . If Wl is not found, the counter circuit 41 returns to state O [FIG. 7(a)] and continues searching for other occurrences of Wl. Ftc, 2゜ Benefits Ftc, S Procedural Amendment November 2, 1980 Mr. Manabu Shiga, Commissioner of the Patent Office, Indication of the case PCT/GB 8310 O333 2. Title of the invention 3. Person making the amendment Relationship to the case Patent Applicant Address: 17th Mori Building, 1-26-5 Toranomon, Minato-ku, Tokyo October 23, 1980 6. Subject of amendment: Translation (engraving) of the description and scope of claims; proof of power of attorney 7. , Contents of the amendment As shown in the attached sheet (no change in content) Continued from page 1