JPS6041378B2 - 画像記憶装置 - Google Patents
画像記憶装置Info
- Publication number
- JPS6041378B2 JPS6041378B2 JP56011446A JP1144681A JPS6041378B2 JP S6041378 B2 JPS6041378 B2 JP S6041378B2 JP 56011446 A JP56011446 A JP 56011446A JP 1144681 A JP1144681 A JP 1144681A JP S6041378 B2 JPS6041378 B2 JP S6041378B2
- Authority
- JP
- Japan
- Prior art keywords
- bits
- mode
- input
- block
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Image Input (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
本発明はディジタルの画像情報を記憶する画像記憶装置
に関する。
に関する。
医用、資源探査、ＣＡＤ（ＣｏｍｐｕｔｅｒＡｉｄｅｄ
Ｄｅｓｉ劉）など多くの分野で使われているディジタル
画像システムは基本的に第１図に示す構成になている。
すなわち、画像記憶装置（以下、画像メモリと呼ぶ）Ｍ
は計算機ＣＯＭまたは画像入力ＶＩＤから画像情報を受
け取って記憶保持し、必要に応じてその画像情報を計算
機ＣＯＭまたは画像表示装置ＤＩＳに出力する。一般に
は第１図に示す以外に各種の入出力装置が計算機に接続
され、画像その他の情報をやり取りする。また画像入力
装置ＶＩＤが画像メモリＭではなく計算機ＣＯＭに接続
される場合もある。さて、従来の画像メモリは記憶可能
な画像の最大画素数（横Ｍ画素×縦Ｎ画素とする）およ
び階調を表わすための１画素あたりのビット数（Ｌビッ
トとする）が決まっており、Ｍ，Ｎ，Ｌのいずれか１つ
でも越える画像は記憶できない。たとえばＭ×Ｎ×Ｌ＝
１０２４×１０２４×２ビットの画像メモリにＭ×Ｎ×
Ｌ＝５１２×５１２×８ビットの画像を記憶することは
できない（画像の総ビット数が同じであるにもかかわら
ず）。これは、画像メモ川こ入出力できるビット数は１
画素あたりのビット数で規制され、これより増減はでき
ないためである。そこで画像の総ビット数が画像メモリ
の総ビット数（Ｍ×Ｎ×Ｌビット）を越えない範囲で、
いろいろな画素数（横ｍ画素×縦ｎ画素）および１画素
あたりのビット数（Ｚビット）の画像を記憶できるよう
にすれば、画像メモリの融通性が向上する。
Ｄｅｓｉ劉）など多くの分野で使われているディジタル
画像システムは基本的に第１図に示す構成になている。
すなわち、画像記憶装置（以下、画像メモリと呼ぶ）Ｍ
は計算機ＣＯＭまたは画像入力ＶＩＤから画像情報を受
け取って記憶保持し、必要に応じてその画像情報を計算
機ＣＯＭまたは画像表示装置ＤＩＳに出力する。一般に
は第１図に示す以外に各種の入出力装置が計算機に接続
され、画像その他の情報をやり取りする。また画像入力
装置ＶＩＤが画像メモリＭではなく計算機ＣＯＭに接続
される場合もある。さて、従来の画像メモリは記憶可能
な画像の最大画素数（横Ｍ画素×縦Ｎ画素とする）およ
び階調を表わすための１画素あたりのビット数（Ｌビッ
トとする）が決まっており、Ｍ，Ｎ，Ｌのいずれか１つ
でも越える画像は記憶できない。たとえばＭ×Ｎ×Ｌ＝
１０２４×１０２４×２ビットの画像メモリにＭ×Ｎ×
Ｌ＝５１２×５１２×８ビットの画像を記憶することは
できない（画像の総ビット数が同じであるにもかかわら
ず）。これは、画像メモ川こ入出力できるビット数は１
画素あたりのビット数で規制され、これより増減はでき
ないためである。そこで画像の総ビット数が画像メモリ
の総ビット数（Ｍ×Ｎ×Ｌビット）を越えない範囲で、
いろいろな画素数（横ｍ画素×縦ｎ画素）および１画素
あたりのビット数（Ｚビット）の画像を記憶できるよう
にすれば、画像メモリの融通性が向上する。
すなわち、１台の画像処理システムで多種類の画像を扱
えるようになり、経済的メリットが大きい。本発明はこ
れを実現するものである。次に実施例によって本発明の
概要を説明する。まず、一例として１０２４×１０２４
×２ビットと、５１２×５１２×８ビットのどちらの画
像も記憶可能な画像メモリについて述べる。この場合総
ビット数が２０９７１５２ビットのメモリを第２図Ａの
ようにも第２図Ｂのようにも使い分けることになる。Ａ
図をモードー、Ｂ図をモード２と呼ぶことにする。なお
、第２図ＡおよびＢの左肩の数字は各ビットプレーン番
号を示している。画像メモリの入出力は一般に１画素単
位で行なう。
えるようになり、経済的メリットが大きい。本発明はこ
れを実現するものである。次に実施例によって本発明の
概要を説明する。まず、一例として１０２４×１０２４
×２ビットと、５１２×５１２×８ビットのどちらの画
像も記憶可能な画像メモリについて述べる。この場合総
ビット数が２０９７１５２ビットのメモリを第２図Ａの
ようにも第２図Ｂのようにも使い分けることになる。Ａ
図をモードー、Ｂ図をモード２と呼ぶことにする。なお
、第２図ＡおよびＢの左肩の数字は各ビットプレーン番
号を示している。画像メモリの入出力は一般に１画素単
位で行なう。
すなわちモード１ならば２ビットずつ、モード２ならば
８ビットずつ入出力する。場合によっては数画素ずつま
とめて、あるいは１ビットずつ入出力する機能が必要な
こともあるが、基本的な考え方は１画素ずつの入出力と
同じである。ここで、５１２×５１２×１ビットのメモ
リを単位としてブロックと呼ぶことにすると、画像メモ
リ全体はブロック０よりブロック７まで８ブロックから
構成される。各ブロックの主な入出力信号を第３図に示
す。Ｘアドレス（横方向）、Ｙアドレス（縦方向）各９
ビットにより５１２×５１刻画素の任意の１画素を指定
できる。Ｘアドレス、Ｙアドレスで指定された画素に対
する書込み、議出しを各１ビット単位で行なう。また入
出力を行なうか行なわないかの制御をィネープル信号１
ビットで指定する。これらのほか、各種のクロック信号
、書込／読出の切替え信号などが必要であるが図では省
略する。一方、画像メモリ全体に対する主な入出力信号
を第４図に示す。
８ビットずつ入出力する。場合によっては数画素ずつま
とめて、あるいは１ビットずつ入出力する機能が必要な
こともあるが、基本的な考え方は１画素ずつの入出力と
同じである。ここで、５１２×５１２×１ビットのメモ
リを単位としてブロックと呼ぶことにすると、画像メモ
リ全体はブロック０よりブロック７まで８ブロックから
構成される。各ブロックの主な入出力信号を第３図に示
す。Ｘアドレス（横方向）、Ｙアドレス（縦方向）各９
ビットにより５１２×５１刻画素の任意の１画素を指定
できる。Ｘアドレス、Ｙアドレスで指定された画素に対
する書込み、議出しを各１ビット単位で行なう。また入
出力を行なうか行なわないかの制御をィネープル信号１
ビットで指定する。これらのほか、各種のクロック信号
、書込／読出の切替え信号などが必要であるが図では省
略する。一方、画像メモリ全体に対する主な入出力信号
を第４図に示す。
×アドレス（ＸＯ〜Ｘ９）、Ｙアドレス（ＹＯ〜Ｙ９）
各１０ビット、入力データ（ＤＩＯ〜Ｄ１７）、出力デ
ータ（ＤＯＯ〜Ｄ０７）各８ビット、モード切替え信号
（ＭＯＤＥ）が１ビットである。モード１のときＸ，Ｙ
アドレスは１０ビット使用し、入出力デー外ま８ビット
のうち、例えば下位から２ビットのみ（ＤＩＯ〜〜ＤＩ
ＩおよびＤＯＯ〜ＤＯＩ）使用する。モード２のときＸ
，Ｙアドレスは１０ビットのうち下位から９ビットのみ
（ＸＯ〜Ｘ８，ＹＯ〜Ｙ８）使用し、入出力データは８
ビット使用する。本発明による画像メモリの具体的な構
成例を第５図に示す。
各１０ビット、入力データ（ＤＩＯ〜Ｄ１７）、出力デ
ータ（ＤＯＯ〜Ｄ０７）各８ビット、モード切替え信号
（ＭＯＤＥ）が１ビットである。モード１のときＸ，Ｙ
アドレスは１０ビット使用し、入出力デー外ま８ビット
のうち、例えば下位から２ビットのみ（ＤＩＯ〜〜ＤＩ
ＩおよびＤＯＯ〜ＤＯＩ）使用する。モード２のときＸ
，Ｙアドレスは１０ビットのうち下位から９ビットのみ
（ＸＯ〜Ｘ８，ＹＯ〜Ｙ８）使用し、入出力データは８
ビット使用する。本発明による画像メモリの具体的な構
成例を第５図に示す。
図において、ＩＳＥＬは入力データセレクタ、ＯＳＥＬ
は出力データセレクタ、ＢＯ〜Ｂ７はブロック、ＢＡＤ
はブロックアドレスデコーダでる。
は出力データセレクタ、ＢＯ〜Ｂ７はブロック、ＢＡＤ
はブロックアドレスデコーダでる。
この例ではモード１の場合、ブロックＢＯ〜フロックＢ
７が第６図のように対応している。またモード２の場合
はブロックＢＯ〜フロツクＢ７が第２図Ｂのビットプレ
ーン番号０〜７に′一致している。第５図において×ア
ドレス、Ｙアドレス各１０ビットのうち下位９ビット（
ＸＯ〜Ｘ＆ＹＯ〜Ｙ８）は全ブロックにそのまま並列接
続される（図では省略）。最上位ビットＸ９，Ｙ９はブ
ロックアドレスデコーダＢＡＤでデコードされ、各ブロ
ックのィネーブル信号となる。ブロックアドレスデコー
ダの機能表（入出力信号の真理値表）を第１表に示す。
ここで、モード切替え信号ＭＯＤＥは“０”のときモー
ド１，“１”のときモード２とする。また各ブロックの
ィネーブル信号は“１”のときのみ書込み／議出し可能
とする。第１表 ＊は０，１どちらでもよい 第１表から明らかなようにモード１で使用する場合には
、モード切替え信号ＭＯＤＥを“０”とし、Ｘ，Ｙアド
レス信号の最上位ビット×９，Ｙ９をそれぞれ“０”に
すると、ブロックＢＯとブロックＢＩのみにィネーブル
信号が入力され、×９，Ｙ９を“１”，‘‘０”とする
とブロックＢ２，Ｂ３のみにＸ９，Ｙ９を“０”，“１
”とするとブロックＢ４，Ｂ５のみにＸ９，Ｙ９を‘‘
１”，“１”とするとブロックＢ６，Ｂ７のみにそれぞ
れイネーブル信号が入力される。
７が第６図のように対応している。またモード２の場合
はブロックＢＯ〜フロツクＢ７が第２図Ｂのビットプレ
ーン番号０〜７に′一致している。第５図において×ア
ドレス、Ｙアドレス各１０ビットのうち下位９ビット（
ＸＯ〜Ｘ＆ＹＯ〜Ｙ８）は全ブロックにそのまま並列接
続される（図では省略）。最上位ビットＸ９，Ｙ９はブ
ロックアドレスデコーダＢＡＤでデコードされ、各ブロ
ックのィネーブル信号となる。ブロックアドレスデコー
ダの機能表（入出力信号の真理値表）を第１表に示す。
ここで、モード切替え信号ＭＯＤＥは“０”のときモー
ド１，“１”のときモード２とする。また各ブロックの
ィネーブル信号は“１”のときのみ書込み／議出し可能
とする。第１表 ＊は０，１どちらでもよい 第１表から明らかなようにモード１で使用する場合には
、モード切替え信号ＭＯＤＥを“０”とし、Ｘ，Ｙアド
レス信号の最上位ビット×９，Ｙ９をそれぞれ“０”に
すると、ブロックＢＯとブロックＢＩのみにィネーブル
信号が入力され、×９，Ｙ９を“１”，‘‘０”とする
とブロックＢ２，Ｂ３のみにＸ９，Ｙ９を“０”，“１
”とするとブロックＢ４，Ｂ５のみにＸ９，Ｙ９を‘‘
１”，“１”とするとブロックＢ６，Ｂ７のみにそれぞ
れイネーブル信号が入力される。
又モード２で使用する場合には、モード切替え信号ＭＯ
ＤＥを“１”にするとＸ９，Ｙ９の値にかかわりなくブ
ロックＢＯ〜Ｂ７にそれぞれイネーブル信号が入力され
る。
ＤＥを“１”にするとＸ９，Ｙ９の値にかかわりなくブ
ロックＢＯ〜Ｂ７にそれぞれイネーブル信号が入力され
る。
次に入力データセレクタＩＳＥＬの機能を第２表 に
示す。
示す。
第 ２ 表第２表について説明すると、モード１で使用
する時モード信号ＭＯＤＥは‘‘０”となり、各ブロッ
クＢＯ〜Ｂ７には、入力データＤＩＯ〜○１７の内下位
２ビット、すなわちＤＩ０，ＤＩＩのみが出力され、ア
ドレス信号に応じて各ブロックＢＯ〜Ｂ７に入力される
。
する時モード信号ＭＯＤＥは‘‘０”となり、各ブロッ
クＢＯ〜Ｂ７には、入力データＤＩＯ〜○１７の内下位
２ビット、すなわちＤＩ０，ＤＩＩのみが出力され、ア
ドレス信号に応じて各ブロックＢＯ〜Ｂ７に入力される
。
モード２で使用する時は、モード信号ＭＯＤＥが“１”
となり、入力データＤＩ０〜Ｄ１７が全部出力され１ビ
ットずつブロックＢＯ〜Ｂ７へ入力する。すなわち入力
データの最下位ビットＤＩＯはブロックＢＯへ、ＤＩＩ
はブロックＢＩへ、Ｄ１２はブロックＢ２へ以下同様に
してＤ１７はＢ７へ入力する。最後に、出力データセレ
クタＯＳＥＬの機能について第３表により説明する。
となり、入力データＤＩ０〜Ｄ１７が全部出力され１ビ
ットずつブロックＢＯ〜Ｂ７へ入力する。すなわち入力
データの最下位ビットＤＩＯはブロックＢＯへ、ＤＩＩ
はブロックＢＩへ、Ｄ１２はブロックＢ２へ以下同様に
してＤ１７はＢ７へ入力する。最後に、出力データセレ
クタＯＳＥＬの機能について第３表により説明する。
第 ３ 表
＊１＝Ｄｄ○＋Ｄ。
２十Ｄｄ４十Ｄ ６（諸鏡聖和）＊２＝Ｄ。
１十Ｄ。
３十Ｄ。
５ナＤ○′７（ 〃 ）モードーの場合にはブロックＢ
Ｏ〜Ｂ７からの出力データ内のＤＯ′０，ＤＯ′２，Ｄ
〇４，ＤＯ′６の論理和がＤＯＯとして、ＤＯ′１，Ｄ
Ｏ′３，ＤＯ′５，ＤＯ′７の論理和がＤＯＩとして出
力される。
Ｏ〜Ｂ７からの出力データ内のＤＯ′０，ＤＯ′２，Ｄ
〇４，ＤＯ′６の論理和がＤＯＯとして、ＤＯ′１，Ｄ
Ｏ′３，ＤＯ′５，ＤＯ′７の論理和がＤＯＩとして出
力される。
又モード２の時は、ブロックＢＯ〜Ｂ７の出力はそのま
ま出力される。以上のことを基に第５図の動作を説明す
る。
ま出力される。以上のことを基に第５図の動作を説明す
る。
まずモード１で使用する場合、前述の如くモード切替信
号ＭＯＤＥを“０”とし、入力データセレクタＩＳＥＬ
、出力データセレクタＩＳＥＬ、ブロックアドレスデコ
ーダＢＡＤのモード端子ＭＯに入力する。従ってブロッ
クアドレスデコーダＢＡＤに入力するアドレス信号Ｘ９
，Ｙ９の組合せによって、ブロックが２つづつ選択され
た書込み又は講出しが可能になる。ここで書込みを行な
う場合には、入力データセレクタＩＳＥＬから入力デー
タＤＩ０，ＤＩＩの２ビットが選択されたブロックに書
き込まれる。又読み出しの場合には前述の如く、論理和
がとられて２ビットで出力されるが、この２ビットは選
択されたブロックの出力に等しい。次にモード２で使用
する場合について述べる。この場合はモード切替信号Ｍ
ＯＤＥを“１”にする。これによりブロックアドレスデ
コーダＢＡＤからは全てのブロックにィネーブル信号が
入力され、且つ、アドレス信号ＸＯ〜Ｘ８，ＹＯ〜Ｙ８
によってアドレスされる。従って読み取りの場合には各
ブロックの同一アドレスから出力データが得られ、出力
データＤＯＯ〜Ｄ０７として出力される。書込みの場合
には、入力データＤＩＯ〜Ｄ１７がＤＩ′０〜ＤＩ′７
としてそれぞれブロックに入力する。以上、１０２４×
１０２４×２ビットと５１２×５１２×８ビットの２通
りのモードの場合を説明した。
号ＭＯＤＥを“０”とし、入力データセレクタＩＳＥＬ
、出力データセレクタＩＳＥＬ、ブロックアドレスデコ
ーダＢＡＤのモード端子ＭＯに入力する。従ってブロッ
クアドレスデコーダＢＡＤに入力するアドレス信号Ｘ９
，Ｙ９の組合せによって、ブロックが２つづつ選択され
た書込み又は講出しが可能になる。ここで書込みを行な
う場合には、入力データセレクタＩＳＥＬから入力デー
タＤＩ０，ＤＩＩの２ビットが選択されたブロックに書
き込まれる。又読み出しの場合には前述の如く、論理和
がとられて２ビットで出力されるが、この２ビットは選
択されたブロックの出力に等しい。次にモード２で使用
する場合について述べる。この場合はモード切替信号Ｍ
ＯＤＥを“１”にする。これによりブロックアドレスデ
コーダＢＡＤからは全てのブロックにィネーブル信号が
入力され、且つ、アドレス信号ＸＯ〜Ｘ８，ＹＯ〜Ｙ８
によってアドレスされる。従って読み取りの場合には各
ブロックの同一アドレスから出力データが得られ、出力
データＤＯＯ〜Ｄ０７として出力される。書込みの場合
には、入力データＤＩＯ〜Ｄ１７がＤＩ′０〜ＤＩ′７
としてそれぞれブロックに入力する。以上、１０２４×
１０２４×２ビットと５１２×５１２×８ビットの２通
りのモードの場合を説明した。
ここで、さらにモード３：２５６×２５６×２４ビット
のモードを追加したい場合は、１つのブロックの大きさ
を２５６×２５６×１ビットとしてブロック０〜ブロッ
ク３１の全３２ブロックとする。
のモードを追加したい場合は、１つのブロックの大きさ
を２５６×２５６×１ビットとしてブロック０〜ブロッ
ク３１の全３２ブロックとする。
モード切替え信号を２ビット（ＭＯＤＥＯ〜ＭＯＤＥＩ
）にし、入出力データ線を２４本ずつ（ＤＩＯ〜Ｄ１２
３，ＤＯＯ〜Ｄ０２３）にするなどの変更により、今ま
でと同じ考え方で構成できる。なおモード３のときは２
４ブロックのみ使用し、残りの８ブロックは使用しない
。モード１と２のときは全ブロックを使用する。またモ
ード３として、２５６×２５６×２４ビットでなくモー
ド３： ２５６×２５６×８ビット×４画面としたい場
合には、入出力データ線はそれぞれ８本ずつのままでよ
い代りに、４画面のうちの書込み／議出しをすべき１画
面を指定するための信号を２ビット追加する必要がある
。
）にし、入出力データ線を２４本ずつ（ＤＩＯ〜Ｄ１２
３，ＤＯＯ〜Ｄ０２３）にするなどの変更により、今ま
でと同じ考え方で構成できる。なおモード３のときは２
４ブロックのみ使用し、残りの８ブロックは使用しない
。モード１と２のときは全ブロックを使用する。またモ
ード３として、２５６×２５６×２４ビットでなくモー
ド３： ２５６×２５６×８ビット×４画面としたい場
合には、入出力データ線はそれぞれ８本ずつのままでよ
い代りに、４画面のうちの書込み／議出しをすべき１画
面を指定するための信号を２ビット追加する必要がある
。
また、この場合は全ブロックを使用する。前者（２５６
×２５６×２４ビット）の構成は、１画素の２４ビット
を同時に書込み／謙出しできるので、たとえば２５６×
２５６×８ビットの赤、緑、青３色の画像を記憶する場
合などに便利である。
×２５６×２４ビット）の構成は、１画素の２４ビット
を同時に書込み／謙出しできるので、たとえば２５６×
２５６×８ビットの赤、緑、青３色の画像を記憶する場
合などに便利である。
また後者（２５６×２５６×８ビット×４画面）の構成
は、２５６×２５６×８ビットの動画像を４コマ続けて
記憶する場合など便利である。勿論これらの一方をモー
ド３、他方をモード４として両方の機能を持たせること
も容易である。以上あげた構成のどれを選ぶにせよ、ブ
ロックアドレスデコーダ、入力データアドレス、出力デ
ータセレクタの機能表を適宜決めることによって柔軟に
対処できる。
は、２５６×２５６×８ビットの動画像を４コマ続けて
記憶する場合など便利である。勿論これらの一方をモー
ド３、他方をモード４として両方の機能を持たせること
も容易である。以上あげた構成のどれを選ぶにせよ、ブ
ロックアドレスデコーダ、入力データアドレス、出力デ
ータセレクタの機能表を適宜決めることによって柔軟に
対処できる。
以上の如く、本発明によれば多種類の画像を１つのシス
テムで扱うことが可能となる。
テムで扱うことが可能となる。
第１図はディジタル画像処理システムの基本構成を示す
図、第２図は本発明による画像メモリの動作モードを示
す図、第３図はブロックの入出力信号を示す図、第４図
は画像メモリ全体の入出力信号を示す図、第５図は本発
明による画像メモリの具体例を示す図、第６図はモード
１の場合のブロックの動作モードを示す図である。 図中、ＢＯ〜Ｂ７はブロック、ＩＳＥＬは入力データセ
レクタ、ＯＳＥＬは出力データセレクタ、ＢＡＤはブロ
ックアドレスデコーダである。 祭’図袋Ｚ図 第３図 鰐Ｇ図 第４図 第３図
図、第２図は本発明による画像メモリの動作モードを示
す図、第３図はブロックの入出力信号を示す図、第４図
は画像メモリ全体の入出力信号を示す図、第５図は本発
明による画像メモリの具体例を示す図、第６図はモード
１の場合のブロックの動作モードを示す図である。 図中、ＢＯ〜Ｂ７はブロック、ＩＳＥＬは入力データセ
レクタ、ＯＳＥＬは出力データセレクタ、ＢＡＤはブロ
ックアドレスデコーダである。 祭’図袋Ｚ図 第３図 鰐Ｇ図 第４図 第３図
Claims (1)
- １ 複数のメモリブロツク、モード信号により該メモリ
ブロツクへ入力する入力データのビツト数を変更する入
力データセレクタ、該モード信号により該メモリブロツ
クから出力されるデータのビツト数や変える出力データ
セレクタ、該メモリブロツクのアドレス信号の上位ビツ
トを該モード信号に応じて該メモリブロツクへ切換えて
出力するアドレスデコーダとを有し、モード信号により
アドレス信号の上位ビツトを有効又は無効にすることに
より、同時にアクセスされるメモリブロツクの数を制御
し、且つ入力データ又は出力データのビツト数を制御す
る様にした画像記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011446A JPS6041378B2 (ja) | 1981-01-28 | 1981-01-28 | 画像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011446A JPS6041378B2 (ja) | 1981-01-28 | 1981-01-28 | 画像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57127980A JPS57127980A (en) | 1982-08-09 |
| JPS6041378B2 true JPS6041378B2 (ja) | 1985-09-17 |
Family
ID=11778313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56011446A Expired JPS6041378B2 (ja) | 1981-01-28 | 1981-01-28 | 画像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041378B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06100911B2 (ja) * | 1983-12-26 | 1994-12-12 | 株式会社日立製作所 | 画像データ処理装置及び方法 |
| US4862150A (en) * | 1983-12-26 | 1989-08-29 | Hitachi, Ltd. | Graphic pattern processing apparatus |
| US4783652A (en) * | 1986-08-25 | 1988-11-08 | International Business Machines Corporation | Raster display controller with variable spatial resolution and pixel data depth |
| IL83515A (en) * | 1986-10-14 | 1991-03-10 | Ibm | Digital display system |
| JPS6474588A (en) * | 1987-09-16 | 1989-03-20 | Nec Corp | Display device |
| JPH0758431B2 (ja) * | 1987-10-27 | 1995-06-21 | 株式会社ピーエフユー | アドレス線およびデータ線の接続システム |
| JPH0750391B2 (ja) * | 1987-10-30 | 1995-05-31 | 株式会社日立製作所 | 表示用メモリ制御装置 |
| JPH026989A (ja) * | 1987-11-09 | 1990-01-11 | Tsuneo Ikedo | フレーム・バッファ制御回路 |
| US4906985A (en) * | 1988-11-28 | 1990-03-06 | Digital Equipment Corporation | Easily upgradeable video memory system and method |
| US6088045A (en) * | 1991-07-22 | 2000-07-11 | International Business Machines Corporation | High definition multimedia display |
| JP2656754B2 (ja) * | 1995-05-08 | 1997-09-24 | 株式会社日立製作所 | 画像データ処理装置及びそれを用いたシステム |
-
1981
- 1981-01-28 JP JP56011446A patent/JPS6041378B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57127980A (en) | 1982-08-09 |
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