JPS6027251A - Controlling method of synchronization in data reception - Google Patents
Controlling method of synchronization in data receptionInfo
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- JPS6027251A JPS6027251A JP58134346A JP13434683A JPS6027251A JP S6027251 A JPS6027251 A JP S6027251A JP 58134346 A JP58134346 A JP 58134346A JP 13434683 A JP13434683 A JP 13434683A JP S6027251 A JPS6027251 A JP S6027251A
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Abstract
Description
【発明の詳細な説明】
本発明は1つのまと首った区切りを持つデータフレーム
が前後のデータフレームとの間に時間長が一定でない非
伝送時間を置いてランダムに伝送される バーストデー
タ伝送におけるデータ受信の同期制御方法に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention provides burst data transmission in which a single data frame with a sharp delimitation is randomly transmitted with a non-transmission period of varying length between the preceding and succeeding data frames. The present invention relates to a data reception synchronous control method.
まず従来の方法を説明する。第1図はバーストデータ伝
送方式(後述)における1つのデータフレームの構成例
で、時間順に受信側のデータビット同期引込のだめのプ
リアンプル(調歩)パターンP、フレームの先頭を示す
フレーム同期パターンF、およびデータDより構成され
る。受信側はプリアンプルパターン(通常”i” 、
”o”の交番パターンが使われることが多い)を受信し
ている間に受信ビット同期引込みを完了し、後続するフ
レーム同期パターンFを検知した後データI)を取込む
。このとき同期引込み時間が長くパターンP終了時点に
おいても同期引込みが終丁しない場合、次のフレーム同
期パターンFの検知に失敗することがあり不具合を生じ
る。丑たこの不具合を除くためにビット同期回路を高速
引込r+]能とすると、受信データのビット極性変化前
のゆらぎ(いわゆるンツタ)Kビット同期タイミングも
容易に追従し2てゆらぐので、受信エラーの発生率が高
くなるという欠点がある。First, the conventional method will be explained. FIG. 1 shows an example of the configuration of one data frame in the burst data transmission method (described later), in which the preamble pattern P for data bit synchronization pull-in on the receiving side, the frame synchronization pattern F indicating the beginning of the frame, and and data D. The receiving side uses a preamble pattern (usually “i”,
The reception bit synchronization pull-in is completed while the frame synchronization pattern (alternating pattern of "o" is often used) is being received, and after the subsequent frame synchronization pattern F is detected, data I) is fetched. At this time, if the synchronization pull-in time is long and the synchronization pull-in does not end even when pattern P ends, detection of the next frame synchronization pattern F may fail, resulting in a problem. In order to eliminate this problem, if the bit synchronization circuit is made to have a high-speed pull-in function, the K bit synchronization timing will easily follow the fluctuation (so-called "Natsuta") before the bit polarity of the received data changes, which will prevent reception errors. The disadvantage is that the incidence is high.
更に説明すると同一のデータ回線を複数の端局が時分割
的に使用する場合の1形態としてのバーストデータ伝送
方式においては、1つのバーストデータであるデータフ
レームと次のデータフレームとの間に同期保持のだめの
アイドルパターンを伝送する事が出来ないので、バース
トデータを受信する側で−はデータの到来時に高速で受
信同期引込を行なう必要がある。他方回線に発生するデ
ータ歪や雑音による擾乱に対するデータ誤り率を少くす
るには、受信同期引込の時定数を大きくして上記擾乱に
よるデータ区分点の変動には容易に動じないようにし、
データ受信中の同期タイミングを安定化することが重要
である。このように同期高速化と同期安定化は互に排反
する関係にあり、従来はこの2条件についてはシステム
上の制約を考慮して最適な妥協点に設定していた。しか
しこのような対応策では同期引込時間の高速化を要求す
る程データ誤り率が増加してデータ再送や誤り訂正対策
が必要となり1.結局は回線利用率の低下を招くなどの
大きな欠点があった。To explain further, in the burst data transmission method, which is a form when multiple terminal stations use the same data line in a time-sharing manner, synchronization occurs between one data frame, which is burst data, and the next data frame. Since it is not possible to transmit an idle pattern that cannot be held, the side receiving burst data must perform reception synchronization at high speed when the data arrives. On the other hand, in order to reduce the data error rate due to disturbances due to data distortion and noise occurring in the line, the time constant of reception synchronization pull-in is made large so that the data division point does not easily fluctuate due to the above-mentioned disturbances.
It is important to stabilize the synchronization timing during data reception. In this way, increasing the speed of synchronization and stabilizing synchronization have a mutually exclusive relationship, and conventionally these two conditions have been set at an optimal compromise in consideration of system constraints. However, with such countermeasures, the data error rate increases as the synchronization pull-in time is required to be faster, requiring data retransmission and error correction measures.1. In the end, it had major drawbacks, such as a drop in line utilization.
本発明は上記の欠点を取除き、データ受信開始時点での
高速同期引込とデータ受信紅綬中の受信同期タイミング
の安定化を共に実現したもので、゛以下図面によって詳
細に説明する。The present invention eliminates the above-mentioned drawbacks and realizes both high-speed synchronization pull-in at the start of data reception and stabilization of reception synchronization timing during data reception.
第2図は本発明を実施しだデータ受信同期制御回路の構
成側口である。この図中1は受信状態を常時監視しデー
タの受信、非受信を区別検知する受信モニタ回路で、M
は受信状態を監視するモニタ端子、RDETは受信モニ
タ1の出力で、(第7図で説明するように)受信検知の
一定時間後に”L”レベル、非受信検知の一定時間後に
n HIIレベルとなる。2は受信ビット同期回路で、
公知のPLL(位相ロックループ回路)技術によって回
線固有の特性や雑音の影響により歪みを生じた受信復調
データRXD入力から安定した受信同期タイミングRT
を抽出すると共に、受信モニタ回路1の受信モニタ出力
RDETによってその受信同期タイミンク抽出の過渡応
答速度すなわち受信同期引込速度をRD E Tが″H
1+レベルのとき高速に、RDETが゛′L″レベルの
とき低速に、2段階の切換ができるように構成しである
。3はフリップフロップ回路で、受信ビット同期回路2
によって抽出された受信同期タイミングRTをトリガと
して入力し、RTがLレベルからHレベルに立上る時点
の受信・復調データRXDの状態を参照記憶して出力す
る。FIG. 2 shows the configuration side of a data reception synchronization control circuit implementing the present invention. In this figure, 1 is a reception monitor circuit that constantly monitors the reception status and distinguishes between reception and non-reception of data.
is a monitor terminal that monitors the reception status, and RDET is the output of the reception monitor 1. (As explained in Fig. 7), it goes to "L" level after a certain period of time when reception is detected, and goes to nHII level after a certain period of time when no reception is detected. Become. 2 is a receiving bit synchronization circuit,
Using well-known PLL (phase-locked loop circuit) technology, stable reception synchronization timing RT is obtained from reception demodulation data RXD input, which is distorted due to line-specific characteristics and noise.
At the same time, the transient response speed of the reception synchronization timing extraction, that is, the reception synchronization pull-in speed, is determined by the reception monitor output RDET of the reception monitor circuit 1.
It is configured to be able to perform two-step switching: high speed when RDET is at the 1+ level, and low speed when RDET is at the "L" level. 3 is a flip-flop circuit, and reception bit synchronization circuit 2
The reception synchronization timing RT extracted by is input as a trigger, and the state of the reception/demodulation data RXD at the time when RT rises from the L level to the H level is referenced and output.
RDはその参照記憶された受信同期データで、受信同期
タイミングRTと共に図示省略したデータ処理側へ出力
される。RD is the reception synchronization data stored for reference, and is output to the data processing side (not shown) together with the reception synchronization timing RT.
第3図は第2図中の受信ビット同期回路2の詳、n11
な構成側口である。この図中4はスペース極性検知回路
で、受信復調データRXDからたとえばマーl(Hレベ
ル)カラスペース(Lレベル)への極性変化点を抽出し
、その時点で1ビツトに比較して十分に短いパルスSP
を出力するが、SPはスペース検知パルス出力となる。Figure 3 shows details of the reception bit synchronization circuit 2 in Figure 2, n11.
It is a side entrance with a good configuration. 4 in this figure is a space polarity detection circuit, which extracts the polarity change point from received demodulated data RXD to, for example, marl (H level) to color space (L level), and at that point the polarity is sufficiently short compared to 1 bit. pulse SP
However, SP becomes a space detection pulse output.
5は調歩回路で、SPをリセット信号に用い、SPに調
歩して受信同期タイミングと同一周波数のクロック信号
を出力する。この回路は一般に受信同期タイミングの整
数倍(N倍)の発振周波数をもつクロ・ツク源と1/N
分周回路とで構成される。RXTはその出力で、RXD
のスペース極性への変換点に対してそのつど調歩する受
信粗(同期)タイミングである。Reference numeral 5 denotes a start-stop circuit, which uses SP as a reset signal, starts at SP, and outputs a clock signal having the same frequency as the reception synchronization timing. This circuit generally uses a clock source with an oscillation frequency that is an integral multiple (N times) of the reception synchronization timing and 1/N
It consists of a frequency dividing circuit. RXT is its output, RXD
This is the reception coarse (synchronization) timing that is a step ahead each time with respect to the conversion point to the space polarity.
また6、7.8はこの受信粗タイミングRXTに同期す
るディジタルPLL回路を構成する。すなわち6は位相
比較回路で、RXTと受信同期タイミング出力RTの位
相比較を行い、その位相誤差φが一Δ
ルス+ΔPを、φ<−iのとき位相遅れ検知ノ(ルスー
ΔPをそれぞれRXTの1サイクル時間に1回の割合で
出力する。7はディジタルPLLのループフィルタに和
尚するアップダウン(可逆)カウンタで、上記+ΔPパ
ルスをアップカウント入力、−ΔPパルスをダウンカウ
ント入力とし加減動作の結果、+ΔPの頻度が多くカウ
ンタがオーバーフローした時には進み補正出力−Δを出
力し、逆に一ΔPの頻度が多くカウンタがアンダーフロ
ーした時は遅れ補正出力+Δを出力すると同時に、この
いずれの場合にもカウンタを初期値にリセットする。ま
たこのカウントのオーバーフロー、アンダーフローの最
大カウント数Mは受信モニタ出力RDETによってプリ
セットされ、RDETがLレベル(低速動作)のときと
Hレベル(高速動作)のときの設定値をそれぞれML
、 M、(とすると、一般に次の(1)式の関係に選ん
でおく。Further, 6, 7.8 constitute a digital PLL circuit synchronized with this rough reception timing RXT. In other words, 6 is a phase comparator circuit that compares the phases of RXT and the reception synchronization timing output RT, and when the phase error φ is 1 Δ rus + ΔP, and when φ<-i, the phase delay detection signal (rus ΔP is 1 Δ It is output at a rate of once per cycle time. 7 is an up-down (reversible) counter that is connected to the loop filter of the digital PLL, and the above +ΔP pulse is used as an up-count input, and -ΔP pulse is used as a down-count input, and the result of the addition/subtraction operation is as follows. When the frequency of +ΔP is high and the counter overflows, an advance correction output -Δ is output, and conversely, when the frequency of -ΔP is high and the counter underflows, a delay compensation output +Δ is output. The maximum count number M for overflow and underflow of this count is preset by the reception monitor output RDET, and the settings are different when RDET is at L level (low speed operation) and H level (high speed operation). ML each value
, M, (generally, the relationship shown in equation (1) below is selected.
ML)Ml、 ・・・・・・・・・・・・・・・・・・
(1)8ばディジタルPLLのvCOに相当する位相補
正クロック発生回路で、可逆カウンタ7からの進み補1
F出カーΔと遅れ補正出力+Δの各信号を入力し、受信
データタイミング周波数を持つクロック出力の位相をこ
れら2信号に従ってそれぞれ−Δと+Δだけ補正シフト
する機能を持っている。その構成は−Δ、十Δを2人力
とするアップダウンカウンタ、シフト幅がΔに相当する
2π/Δ段のンフトレジスタ、2π/Δ段のタップから
1つのタップを選択出力するマルチプレクサゲート等′
にて容易に得られる。この8において位相補正されたク
ロック出力が受信同期タイミングRTとなる。ML) Ml, ・・・・・・・・・・・・・・・・・・
(1) 8 is a phase correction clock generation circuit corresponding to vCO of the digital PLL, and the lead compensation 1 from the reversible counter 7
It has a function of inputting the F output signal Δ and the delay correction output +Δ, and correcting and shifting the phase of the clock output having the received data timing frequency by −Δ and +Δ, respectively, according to these two signals. Its configuration includes an up/down counter that uses -Δ and 10Δ by two people, a 2π/Δ stage nft register whose shift width corresponds to Δ, and a multiplexer gate that selects and outputs one tap from the 2π/Δ stage taps.
It is easily obtained. The clock output whose phase has been corrected in step 8 becomes the reception synchronization timing RT.
次に第4図〜第6図によって第2図と第3図のデータ受
信同期制御回路の同期動作を説明する。Next, the synchronous operation of the data reception synchronization control circuits of FIGS. 2 and 3 will be explained with reference to FIGS. 4 to 6.
まず第4図はデータ受信同期制御回路の同期中の定常動
作のタイムチャートで、図の左側の記号はSTを除いて
第2図、第3図に示した各部の信号に対応する。STは
データ送信側の送信タイミングを受信側の受信復調デー
タRXDと対応する基準位置に補正して示したもので、
そのLレベルからHレベルへの立上り点が送信データの
極性変化点となる。また第4図右側のH,Lは信号の高
、低レベルをそれぞれ示している。いま受信同期状態に
あるとすると受信復調データRXDは回線固有の特性や
雑音の影響により図の斜線部分に歪が生じ、送信タイミ
ングSTを基準にして幅Δjラジアンのジツ°りが常時
発生している。このとき受信粗タイミングRXTはRX
Dのジッタに直接追従するので同じように幅Δjのジッ
タが生ずる。なおTはデータビットの時間長で、位相で
は2πラジアンに相当し、このときの符号歪は
±去×プ正=±4.4− 、、、、、、、、、、、、、
、、、、、(2)となる。このため第3図の位相比較回
路6においてはRXT、!:RTの位相誤差φの絶対値
が最大Δj/2となり、これがΔ/2を越えると+ΔP
、−ΔPΔ Δ
のパルスを出力するが、φ〉十−とφ<−4のいずれの
場合も同一頻度で発生ずるだめ+ΔPと一ΔPのパルス
頻度が同一となり、第3図のアップダウンカウンタ7は
送信側と受信側の基準クロック源の周波数誤差による+
ΔPと−ΔPの僅かな発生頻度MKよるオーバーフロー
、アンダースローの発生を除いて、オーバーフローとア
ンダーフローは承本的には発生しないので、その進み、
遅れ補正出力−Δ、+Δは発生しない。このため位相補
正クロック発生回路8の出力RTは安定した位相を保ち
、その極性変化点は受信粗タイミングRXTのジッタ区
間のほぼ中心に固定されるので、RTのしレベルからH
レベルへの極性変化点は受信復調データRXDの極性変
化点間の最もレベルの安定した時点に位置し、7リツプ
フロツプ3によってRTのLレベルからHレベルへの立
上り点で参照され、保持出力されたデータRDは最も誤
りの少いデータとなる。また上記のRTの安定した位相
の保持は、第3図のアップダウンカウンタ7のカウント
設定値Mが大きい程効果が大きいことも明らかである。First, FIG. 4 is a time chart of the steady operation during synchronization of the data reception synchronization control circuit, and the symbols on the left side of the diagram correspond to the signals of each part shown in FIGS. 2 and 3, except for ST. ST indicates the transmission timing on the data transmitting side corrected to the reference position corresponding to the received demodulated data RXD on the receiving side,
The rising point from the L level to the H level becomes the polarity change point of the transmitted data. Further, H and L on the right side of FIG. 4 indicate the high and low levels of the signal, respectively. Assuming that reception is now in a synchronized state, the received demodulated data RXD will be distorted in the shaded area of the diagram due to the unique characteristics of the line and the influence of noise, and a jitter of width Δj radians will always occur based on the transmission timing ST. There is. At this time, the rough reception timing RXT is RX
Since it directly follows the jitter of D, a jitter of width Δj similarly occurs. Note that T is the time length of the data bit, which corresponds to 2π radians in terms of phase, and the sign distortion at this time is ±4.4− , , , , , , , , , , ,
, , , (2). Therefore, in the phase comparison circuit 6 of FIG. 3, RXT,! :The absolute value of RT phase error φ becomes maximum Δj/2, and when this exceeds Δ/2, +ΔP
, -ΔPΔ Δ are output, but they occur at the same frequency in both cases of φ>10- and φ<-4.The pulse frequencies of +ΔP and -ΔP are the same, and the up/down counter 7 in FIG. is due to the frequency error between the reference clock sources on the transmitting and receiving sides.
Except for the occurrence of overflow and underflow due to the slight occurrence frequency MK of ΔP and -ΔP, overflow and underflow do not occur in principle, so their progress,
Delay correction output -Δ and +Δ are not generated. Therefore, the output RT of the phase correction clock generation circuit 8 maintains a stable phase, and its polarity change point is fixed at approximately the center of the jitter interval of the coarse reception timing RXT.
The polarity change point to the level is located at the point where the level is most stable between the polarity change points of the received demodulated data RXD, and is referenced by the 7 lip-flop 3 at the rising point of RT from L level to H level, and is held and output. Data RD is data with the least amount of errors. It is also clear that the effect of maintaining the stable phase of RT becomes greater as the count setting value M of the up/down counter 7 in FIG. 3 increases.
また第4図中RXDとRDに示しだす、 +bl+1は
それぞれ対応する受信データを示すものである。Further, +bl+1 shown in RXD and RD in FIG. 4 indicates the corresponding received data.
次に同期引込の過渡応答動作における性質を第5図と第
6図によって説明する。第5図は同期引込み前の初期状
態における動作例のタイムチャーΔ
トで、φ<−、の場合を示している。この場合第3図の
位相比較回路6は一ΔPを連続してカウンタΔ
7に出力していることになる。なおφ>十、の場合は図
示省略したが上記の動作とは逆に動くことは容易に理解
できるであろう。Next, the characteristics of the transient response operation of synchronous pull-in will be explained with reference to FIGS. 5 and 6. FIG. 5 is a time chart Δ of an example of operation in the initial state before synchronization pull-in, and shows the case φ<-. In this case, the phase comparator circuit 6 of FIG. 3 will continuously output one ΔP to the counter Δ7. Note that in the case of φ>10, although not shown in the drawing, it can be easily understood that the operation is opposite to the above operation.
第6図は第5図の場合の動作過程の説明図である。まず
第6図(4)の縦軸は位相誤差φ、横軸は時間で初期状
態を時間の基準にとっている。初期状Δ
態(時間0)において位相誤差φはφ=φG< 2とす
ると、第3図の位相比較回路6のパルス−ΔPの連続出
力をアップダウンカウンタ7でM個カウントし、時間長
としては1時間経過する毎に位相補IFクロック発生回
路8でその出力RTの位相を十Δ進めてφの絶対値をΔ
だけ減少させる動作を”行うので、一定の時間Ts後に
は1φ1≦Δ/2となり同期引込が完了する。上記の時
間Tsを初期位相誤差φ。における同期引込時間と呼び
、また+Δだけ位相補正するために必要な経過時間τを
引込ステップ時間と呼ぶことにすれば、T8.τ、Δ。FIG. 6 is an explanatory diagram of the operation process in the case of FIG. First, in FIG. 6(4), the vertical axis is the phase error φ, and the horizontal axis is time, with the initial state being the time reference. Assuming that the phase error φ is φ=φG<2 in the initial state Δ (time 0), the up/down counter 7 counts M consecutive outputs of pulses -ΔP from the phase comparator circuit 6 in FIG. Every time one hour passes, the phase complementary IF clock generation circuit 8 advances the phase of its output RT by 10Δ to increase the absolute value of φ by Δ.
Since the operation is performed to reduce the phase difference by 1, after a certain time Ts, 1φ1≦Δ/2 and the synchronization pull-in is completed.The above time Ts is called the synchronization pull-in time at the initial phase error φ, and the phase is corrected by +Δ. If the elapsed time τ required for this is called the retraction step time, then T8.τ, Δ.
M、φo、T(1ビット時間長)の間にはτ−MT ・
・・・・・・・・曲・・・・(3)′J″s=lφof
/Δ×τ−Iφo1MT/Δ (4)という関係が成)
Lする。この両人から明らかなようにτlT8はカウン
タ7のプリセット値Mに比例し、さらにT8は初期位相
誤差1φo1と位相補正シフト幅Δの比に比例している
。このことから本発明のようにプリセット値Mを可変と
し、第3図に示すように外部からRDET (回路1の
受信モニタ出力)によって(1)式の関係を満足するM
L、 MH2つの値のいずれかを選択設定すれば、同期
引込み時間を制御する効果を持たせる小ができることに
なる。τ-MT between M, φo, and T (1 bit time length)
・・・・・・Song・・・(3)′J″s=lφof
/Δ×τ−Iφo1MT/Δ (4) The relationship is established)
L. As is clear from these two figures, τlT8 is proportional to the preset value M of the counter 7, and furthermore, T8 is proportional to the ratio of the initial phase error 1φo1 to the phase correction shift width Δ. Therefore, as in the present invention, the preset value M is made variable, and as shown in FIG.
By selecting and setting one of the two values L and MH, a small value that has the effect of controlling the synchronization pull-in time can be created.
第6図(B)はこの場合の同期引込動作過程の例の説明
図である。この図の様式は第6図(5)と同一であるが
、アップダウンカウンタ7の設定値Mが初期時点からT
Hの時間(Hレベルの時間)はM = M、((<Mt
、)、それ以後のTLの時間はM = ML (> M
H)に設定される点が第6図(4)と異なっている。こ
のとき
Ts = TH+ Ti、 ・−・−−(5)が成立し
、かつTH、TLのそれぞれの時間(f)における引込
ステップ時間τをそれぞれTH+τLとすれば(1)
、 (3)式より次の(6)〜(8)式を得る。FIG. 6(B) is an explanatory diagram of an example of the synchronization pull-in operation process in this case. The format of this figure is the same as that in Figure 6 (5), but the set value M of the up-down counter 7 is changed from the initial point to T.
H time (H level time) is M = M, ((<Mt
, ), the subsequent TL time is M = ML (> M
The difference from FIG. 6(4) is that H) is set. At this time, if Ts = TH+ Ti, ・-・--(5) holds true, and the pull-in step time τ at each time (f) of TH and TL is TH+τL, then (1)
, The following equations (6) to (8) are obtained from equation (3).
τH=MHT ・・・・・・・・・・・・・・・・(6
)τ1=MLT ・・・・・・・・・・・・・・・・(
7)τ1〉τ□ ・・・・・・・・・・・・・・・(8
)寸だ第6図(籾より次式が成立する。τH=MHT ・・・・・・・・・・・・・・・(6
) τ1=MLT ・・・・・・・・・・・・・・・(
7) τ1〉τ□ ・・・・・・・・・・・・・・・(8
) Dimensions Figure 6 (From paddy, the following formula is established.
1φo l−(” + ”−) XΔ ・・・・・・・
・・・・(9)THTL
(5) + ((i) 、 (7) + (9)式によ
り同期引込時間’rsはTs= l fol ’n T
+ (1−汀v)TL、、、、、、αすΔ
または
となる。C+* 、 a◇より明らかな通り、Tsは一
般に次の不等式0りを満足する。1φo l-("+"-)XΔ・・・・・・・・・
...(9) THTL (5) + ((i) , (7) + From formula (9), the synchronization pull-in time 'rs is Ts = l fol 'n T
+ (1-Tv)TL, , , , αsΔ or. As is clear from C+*, a◇, Ts generally satisfies the following inequality 0.
ここでMLの値は(B)図のTLの時間帯以後(データ
受・[1:回1tll完丁後)に生じる誤り率に直接影
響するので、/ステムの要求する程度に応じて適当に太
きく設定すれば、同期引込後の応答としては低速応答と
なり、回線に瞬間的に発生する大きな歪に同期回路が容
易に追従せず、安定した受信同期タイーミングRTを↑
4Iることができる。Here, the value of ML directly affects the error rate that occurs after the time period of TL in Figure (B) (data reception/[1: after 1 tll is completed), so it should be determined appropriately according to the degree required by the /stem. If it is set thick, the response after synchronization pull-in will be slow, and the synchronization circuit will not easily follow large distortions that occur momentarily on the line, making it possible to maintain stable reception synchronization timing RT↑
4I can do it.
他方MHO値の設定には受信開始時点から一定時間TH
以内に受信復調データRXDに高速に応答し、位相誤差
の絶対値1φ1が最大の値(πラジアン)においても、
/ステムの要求する同期引込時間内すなわち第1図のプ
リアンプルパターンPの時間内に同期引込を完了する程
度に適当に小さく設定すれば、従来の同期引込速度とデ
ータ誤り率の低減の相反する要求を解決できる。この場
合81!6図の)のTH時間内に同期引込を完了するた
めに’rL=。On the other hand, setting the MHO value takes a certain period of time TH from the start of reception.
Even when the absolute value of the phase error 1φ1 is at its maximum value (π radian),
/ If the setting is set appropriately small enough to complete the synchronization acquisition within the synchronization acquisition time required by the system, that is, within the time of the preamble pattern P in FIG. Able to resolve requests. In this case, 'rL=' to complete the synchronization pull-in within the TH time (in Figure 81!6).
とすれば、(5)とαQ両式より
Ts=TH−φ0MHT ・・・・・・・・・(1)Δ
また1φo1の最大値はπラジアンであるから結局MH
は0式より
Mt(−Δ・Ts/πT ・・・・・・0→を64足す
るようにMHを設定すればよい。なおaゆ式のTsはシ
ステムで必要ときれる同期引込時間である。Then, from both equations (5) and αQ, Ts=TH−φ0MHT ・・・・・・・・・(1)Δ Also, since the maximum value of 1φo1 is π radian, MH
From the formula 0, set MH to add 64 Mt(-Δ・Ts/πT...0→. Note that Ts in the ayu formula is the synchronization pull-in time required by the system. .
以上は本発明における受信同期制御方法としてデジタル
PLLの技術を用いた場合の一例であるが、アナログP
LLを用いた場合も同様であって、アナログPLLのル
ープフィルタの定数をアナログ的ニ可変に設#1− L
、第2図の受信モニタ回路工の受信モニタ出力RDE
Tにより切換設定制御を行う構成とすれば、同様な効果
を得ることができる。The above is an example of the case where digital PLL technology is used as the reception synchronization control method in the present invention.
The same is true when using LL, and the constant of the loop filter of analog PLL is set to be analog variable #1-L.
, the reception monitor output RDE of the reception monitor circuit in Fig. 2
A similar effect can be obtained by using a configuration in which switching setting control is performed using T.
次に本発明で使用する第2図の受信モニタ回路jの詳し
い+14成と動作を説明する。第7図は受信モニタ回路
2種の構成側口であるが、そのうち(4)図は受信復調
データ自体からデータ受信状態を常時監視する場合の受
信モニタ回路の一例を示している。この回国においては
非受信中はデータのマーク、スペースの極性変化が一定
時間(TMとする)内にはないことを前提にしている。Next, the detailed +14 configuration and operation of the reception monitor circuit j shown in FIG. 2 used in the present invention will be explained. FIG. 7 shows the configuration of two types of reception monitor circuits, of which figure (4) shows an example of a reception monitor circuit in which the data reception state is constantly monitored from the received demodulated data itself. In this case, it is assumed that the polarity of data marks and spaces does not change within a certain period of time (referred to as TM) during non-reception.
この場合のモニタ端子MKはたとえば第3図のスペース
極性検知回路4のパルス出力sPが入力する。9は再ト
リガ可能なワンンヨットトリガ回路で、SPを入力して
1回のパルス入力に対し時間長がTMのLレベル出力パ
ルスを出力すると共に、TM内に入力されるパルスをす
べて有QI+ J−1で最新のパルス入力時点を基準と
してTMの時間だけ出力パルス長(Lレベル)を延長す
る機能を持っている。ワンンヨットトリガ回路9の出力
がDDである。10は遅延回路でDDを入力して一定遅
延時間だけ遅延させて出力RDETを送出する。In this case, the pulse output sP of the space polarity detection circuit 4 shown in FIG. 3, for example, is inputted to the monitor terminal MK. Reference numeral 9 is a retriggerable one-way trigger circuit that inputs SP and outputs an L level output pulse with a time length of TM for one pulse input, and also outputs an L level output pulse with a time length of TM, and outputs all the pulses input into TM as QI+. J-1 has a function of extending the output pulse length (L level) by the time TM based on the latest pulse input time. The output of the yacht trigger circuit 9 is DD. 10 is a delay circuit which inputs DD, delays it by a certain delay time, and sends out an output RDET.
いま非受信中であるとするとマーク・スペースの極性変
化がなく、受信中の最後のSP大入力よるTM時間長の
パルスDDがなくなってHレベルに戻るので、一定遅延
時間を置いて遅延回路10の出力RDETはHレベルと
なり非受信検知動作を完了する。Assuming that reception is not currently in progress, there is no change in the polarity of the mark and space, and the pulse DD of TM time length due to the last large SP input during reception disappears and returns to H level, so the delay circuit 10 returns after a certain delay time. The output RDET becomes H level and completes the non-reception detection operation.
また受信動作に入った場合には最初のマーク・スペース
の極性変化によるパルス出力SPによりワンンヨットト
リガ回路9の出力DDは再びLレベルとなり、遅延回路
10によって一定遅延時間後に出力RDETがLレベル
と々り受信検知動作を完了すると共に、以後TMの時間
内にパルス入力SPの有無を監視し、SP・・°ルス入
力があればDDはLレベルをさらに延長継続し、入力が
なければ非受信検知動作に入る。 。When the receiving operation starts, the pulse output SP due to the first mark/space polarity change causes the output DD of the one-way yacht trigger circuit 9 to go to L level again, and the output RDET to the L level after a certain delay time by the delay circuit 10. After completing the intermittent reception detection operation, the presence or absence of pulse input SP is monitored within the time of TM, and if there is pulse input, DD will continue to extend the L level further, and if there is no input, it will be disabled. Enters reception detection operation. .
次に第7図(B)はデータの受信復調がデータ′キャリ
アを使用するモデムや無線機によって実施される」易a
の受信モニタ回路の一例であって、汎用モデムにおいて
いわめるCD(CarrjerDetect )機能と
して伺加されているものと同一である。この場合のモニ
タ端子Mにはモデムの受信キャリア端子を用いる。図中
の11はν波器で、受信データキャリアを検出する場合
はそのキャリアのスペクトラノ、を抽出する帯域p波器
(BPF)を、寸だ非受信時の雑音を検出する場合はキ
ャリアのスペクトラ広帯域外のたとえば高域側の雑音を
抽出する高域沖波器(I−IPF)をそれぞれ用いる。Next, FIG. 7(B) shows that data reception and demodulation is performed by a modem or radio using a data carrier.
This is an example of a receiving monitor circuit, and is the same as that added as a so-called CD (Carrjer Detect) function in a general-purpose modem. In this case, the receiving carrier terminal of the modem is used as the monitor terminal M. 11 in the figure is a ν wave filter, which extracts the spectrum of the carrier when detecting a received data carrier, and a band p wave filter (BPF) which extracts the spectrum of the carrier when detecting the received data carrier; An infrared frequency filter (I-IPF) that extracts noise outside the spectral broadband band, for example, on the high frequency side, is used.
FOUTldP波器11の出ブハ12は検波回路でFO
UTを増幅、整流してその整流出力が一定のしきい値を
越えたかどうかを判別する。検波回路12の出力CD
I′iLきい値以上の受信キャリア検知時にLレベル、
または受信雑音検知時にHレベルとなる。このCDを第
7図(4)と同様遅延回路1oに入力しその出力はに、
もしくは雑音によって間接に検知することにより、受信
検知、非受信検知を行なうという公知の技術をそのまま
応用した例である。The output circuit 12 of the FOUTldP waveform generator 11 is a detection circuit and the FO
The UT is amplified and rectified, and it is determined whether the rectified output exceeds a certain threshold. Output CD of detection circuit 12
L level when a received carrier higher than the I'iL threshold is detected,
Or it becomes H level when reception noise is detected. This CD is input to the delay circuit 1o as in Fig. 7 (4), and its output is as follows.
Alternatively, this is an example in which a known technique of detecting reception and non-reception by indirectly detecting noise is directly applied.
このようにして第7図の遅延回路10の遅延時間長をα
1式のTsO値にほぼ設定すれば、受信開始時点から一
定時間(T8)内に高速の同期引込を冗了し、以後低速
の同時時定数による誤りの少ない安定したデータ受信動
作を継続できる。In this way, the delay time length of the delay circuit 10 in FIG.
By setting approximately the TsO value of 1, high-speed synchronization pull-in is canceled within a certain period of time (T8) from the start of reception, and thereafter stable data reception operation with few errors due to the low-speed simultaneous time constant can be continued.
以上詳細に説明したように本発明のデータ受信同期制御
方法を実施すれば、バース]・データ伝送におけるデー
タの送信側と受信側のデータタイミングの初期位相ずれ
の状態にかかわらず、比較的短時間内でデータ受信同期
を完了できると共に、同期完了後は誤りの少ない安定し
た同期動作を行うという効果が得られるので、近年f7
j、を発が進められているパーソナル無線をはじめとす
るマルチチャネルアクセスの無線回線制御システム等の
回線擾乱の大きいバーストデータ伝送に実施すれば、同
期引込み遅れによるデータフレーム同期の失敗やデータ
誤りによるデータネ達の確率を大幅に低減でき、回線の
接続率を上けるという実用上大きな効果が得られる。As explained in detail above, if the data reception synchronization control method of the present invention is implemented, it will be possible to achieve this in a relatively short time regardless of the initial phase shift state of the data timing between the data transmitting side and the receiving side in data transmission. In recent years, f7
If implemented in burst data transmission with large line disturbances, such as in multi-channel access radio line control systems such as personal radios, which are currently being developed, data frame synchronization failure due to synchronization pull-in delay and data errors will occur. This has the practical effect of greatly reducing the probability of data connections and increasing the line connection rate.
第1図はバーストデータ伝送におけるデータフレームの
構成例図、第2図は本発明を実施したデータ受信同期制
御回路の構成例図、第3図は第2図中の受信ビット同期
回路の構成例図、第4図はデータ受信同期回路の同期中
の定常動作のタイムチャート、第5図はデータ受信同期
回路の同期引へ前の初期状態の動作例のタイムチャート
、第6図は第5図の場合の動作過程説明図、第7図は第
2図の受信モニタ回路2種の構成例図である。
1・・・受信モニタ回路、2・・・受信ピット同期回路
、3・・・フリップフロップ回路、4・・・スペース極
性検知回路、5・・・調歩回路、6・・・位相比較回路
、7・・・可逆カウンタ、8・・・位相補正クロック発
生回路、9・・・ワンショットトリガ回路、10・・・
遅延回路、11・・・r波器、12・・・検波回路、M
・・・モニタ端子、RDET・・・受信モニタ出力、R
XD・・・受信復調データ、RD・・・受信同期データ
、RT・・・受信同期タイミング、RXT・・・受信粗
タイミング、SP・・・スペース検知パルス出力、DD
・・・ワン7ヨツト出力、FOUT・・・p波器11の
出力、CD・・・検波出力、+ΔP・・・位相進み検知
パルス、−ΔP・・・位相遅れ検知パルス、+Δ・・・
遅れ補正出力、−Δ・・・進み補正出力。
特許出願人 国際電気株式会社
代 理 人 犬 塚 学
外1名Figure 1 is an example of the configuration of a data frame in burst data transmission, Figure 2 is an example of the configuration of a data reception synchronization control circuit implementing the present invention, and Figure 3 is an example of the configuration of the reception bit synchronization circuit in Figure 2. Figure 4 is a time chart of steady operation during synchronization of the data reception synchronization circuit, Figure 5 is a time chart of an example of the operation of the data reception synchronization circuit in its initial state before synchronization, and Figure 6 is FIG. 7 is a diagram illustrating two types of configurations of the reception monitor circuit shown in FIG. 2. DESCRIPTION OF SYMBOLS 1... Reception monitor circuit, 2... Reception pit synchronization circuit, 3... Flip-flop circuit, 4... Space polarity detection circuit, 5... Start-stop circuit, 6... Phase comparison circuit, 7 ... Reversible counter, 8... Phase correction clock generation circuit, 9... One-shot trigger circuit, 10...
Delay circuit, 11... r wave generator, 12... detection circuit, M
...Monitor terminal, RDET...Reception monitor output, R
XD...Reception demodulation data, RD...Reception synchronization data, RT...Reception synchronization timing, RXT...Rough reception timing, SP...Space detection pulse output, DD
... One-seven yacht output, FOUT... Output of p wave generator 11, CD... Detection output, +ΔP... Phase lead detection pulse, -ΔP... Phase lag detection pulse, +Δ...
Delay correction output, -Δ...Advance correction output. Patent applicant: Kokusai Denki Co., Ltd. Representative: Inuzuka: 1 person from outside the university
Claims (1)
始時点を検出するモニタ回路と、受信腹調フーータから
受匿同期タイミングを抽出しその抽出動作の応答速度を
上記モニタ回路の受信検知と11受[ハ検知の各出力で
高速と低速にそれぞれ切替III 1lillされるビ
ット同期回路とを具備し7て、データの受信開始を検知
した後一定時間内は受信同期タイミンクの抽出動作の応
答速度を増大し−C同期引IΔを促屯し、上記一定時間
後は応答速度を低減して同期、ぐ信中の誤り発生径1を
縮小するようにした(−とi、i ′Li徴とするデー
タ受信同期制御方法。A monitor circuit that constantly monitors data reception and non-reception and detects the start point of data reception, and a reception detection circuit that extracts reception synchronization timing from the reception tone footer and measures the response speed of the extraction operation. It is equipped with a bit synchronization circuit that switches between high speed and low speed at each output of the reception detection. The error radius 1 during synchronization and transmission is reduced by increasing -C synchronization pull IΔ and reducing the response speed after the above certain period of time (-, i, i'Li characteristics) Data reception synchronization control method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58134346A JPS6027251A (en) | 1983-07-25 | 1983-07-25 | Controlling method of synchronization in data reception |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58134346A JPS6027251A (en) | 1983-07-25 | 1983-07-25 | Controlling method of synchronization in data reception |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6027251A true JPS6027251A (en) | 1985-02-12 |
Family
ID=15126205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58134346A Pending JPS6027251A (en) | 1983-07-25 | 1983-07-25 | Controlling method of synchronization in data reception |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6027251A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01302935A (en) * | 1987-04-30 | 1989-12-06 | Motorola Inc | Apparatus and method for synchronizing communication receiver precisely |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5535545A (en) * | 1978-09-04 | 1980-03-12 | Nec Corp | Digital phase synchronous circuit |
JPS56119552A (en) * | 1980-02-25 | 1981-09-19 | Mitsubishi Electric Corp | Timing reproducing device |
-
1983
- 1983-07-25 JP JP58134346A patent/JPS6027251A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5535545A (en) * | 1978-09-04 | 1980-03-12 | Nec Corp | Digital phase synchronous circuit |
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JPH01302935A (en) * | 1987-04-30 | 1989-12-06 | Motorola Inc | Apparatus and method for synchronizing communication receiver precisely |
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