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JPS60212900A - 半導体固定記憶装置 - Google Patents

半導体固定記憶装置

Info

Publication number
JPS60212900A
JPS60212900A JP59070414A JP7041484A JPS60212900A JP S60212900 A JPS60212900 A JP S60212900A JP 59070414 A JP59070414 A JP 59070414A JP 7041484 A JP7041484 A JP 7041484A JP S60212900 A JPS60212900 A JP S60212900A
Authority
JP
Japan
Prior art keywords
cell block
circuit
memory cell
rewriting
blocks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59070414A
Other languages
English (en)
Inventor
Tokiaki Azuma
東　常昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP59070414A priority Critical patent/JPS60212900A/ja
Publication of JPS60212900A publication Critical patent/JPS60212900A/ja
Pending legal-status Critical Current

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  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は書換え回数を増加しても信頼性の低下を招くこ
とのない電気的消去可能な半導体固定記憶装置（以下Ｅ
ＥＰＲＯＭと称す）に関する。
（従来技術） 従来、フローティフグゲート構造を有するＥＥＰＲ，Ｏ
Ｍは、記憶用トラフ′）スタの制御ゲートに２０Ｖ程度
の高電圧を印加し、トノネル効果によりドレイン上に形
成された薄い酸化膜を通して電子をドレインからフロー
ティフグゲートへ到達させることにより記憶を行ってい
る。このため高電圧印加の回数、いわゆる書換え回数が
増加すると薄い酸化膜が次第に劣化しついには破壊に到
る欠点を有していた。このためこのＥＥＰＲＯＭは書き
換え頻度の高い応用には不向きであるという問題が６っ
た。
（発明の目的） 本発明の目的は、このような欠点を解決し、チップ内部
に書換え回数判定回路を設け、ある規定書換回数以上に
なると予め準備された他のメモリセルブロックに切換え
ることにより、書換え頻度の高い回路にも使用できるよ
うにしたＥＥＰＲＯＭを提供することにある。
（発明の構成） 本発明のＥＥＦＲＯＭは、複数に分割された電気的書換
可能なメモリセルブロックと、これらメモリセルブロッ
クのうちの１個への書換を選択しかつあるメモリセルブ
ロックへの書換回数が所定最大書換回数より大きくなっ
たことを判定して他のメモリセルブロックへ順次切換え
る書換回数判定回路と、前記各メモリセルブロックの各
出力を入力して外部出力端子に出力するＯＲ回路とを含
み構成される。
（実施例） 次に本発明を図面により詳細に説明する。
第１図は本発明の実施例のブロック図である。
図において、１はメモリセル部分で、本実施例では１０
０〜１０３の４ブロツクが準備されている。
２は書換回数判定回路で、メモリセルブロック（以下セ
ルブロックと称す）に対応し４回路準備されている。ま
た、３はＥＥＦＲＯＭの書込みおよび読出し動作を制御
するブロック、４は各々のセルブロックからのデータを
出力へ伝達するＯＲ回路である。なお、その他メモリの
動作に必要なアドレスデコーダ、センスア／グ等は省略
している。
次に主要ブロックの動作を説明する。書換回数判定回路
２は紫外線消去型ＥＰＲＯＭ　に使用実績のおるフロー
ティングゲート構造のＭＯＳトランジスタとアナログコ
ンパレータから構成されている。この回路２のＭＯＳト
ランジスタのスレッシュホールド電圧ＶＴＲは、フロー
ティングゲートに加えられる電圧ＶＰＰと、印加回数Ｎ
および印加時間ｔに比例し、次式で表わ、される。
ＶＴＲ＝ｆ　（ｖＩＩ）Ｐ　ｒ　Ｎ　＋　ｔ　）したが
ってゲート電圧Ｖｐｐ　の電圧値および印加時間ｔが一
定であれはスレッシュホールド電圧ＶＴＲは書換回数に
比例することになる。
本実施例の場合、メモリセルが破壊に到る最大書換回数
に対するマージンの程度を設定するものであるから、ス
レッシュホールド電圧ＶＴＨの精度すなわち書換え回数
検出の精度は必ずしも高い必要はない。
次に番号１００．１０１．１０２．１０３の４ブロツク
に等分されているメモリセル１の各セルブロックは、書
換回数判定回路２により選択され、まｆｃ４ブロックと
も同時にセルブロック内の同−ロクーションが外部から
アドレッシングされる構成となっている。
いま、ＥＥＰＲＯＭの書換回数の最大値Ｎと設定してお
くと、セルブロック１００のある番地でＮ回目の書換え
が終了した後は、次回からセルブロック１０１内の同一
番地が新たに選択される。
具体的にバイト単位で書換えが行われている例について
第２図を用いて説明する。
第２図は４ブロツク１００〜１０３から成るＥＥＲＯＭ
のメモリセル部の構成図であり、各々のセルブロック１
００〜１０３はう乃−ドｘ８ビットで構成されている。
ここでセルブロック１００　は最大書換回数Ｎ回使用済
のパターンの状態を示し、セルブロック１０１はＮ−ｚ
回目の書込み後のパターンを示し、セルブロック１０２
．１０３は未使用状態を示している。このセルブロック
１００で、ＡＫ番地のデータがＮ＋１回目の書換対象に
選ばれたが、セルブロック１００の最大書換回数Ｎを越
えているため、該当するワードＡＫのデータが０に消去
された後、セルブロック１０１　が選択され同一ワード
に書換希望のデータが書込まれることになる。第２図の
ＲＯＭバター／はこの状態を表わしている。
次に、書換えられるＮ＋２回目から２Ｎ回までは、セル
ブロック１０１の各ワードの書換回数がＮに達してなく
ても、指定されたアドレスに対応する８ビツトデータが
一旦消去された後、セルブロック１０２の対応するアド
レスにデータを書き込む。この制御はすべて書換回数検
出回路２と書込制御回路３によって自動的に行うことが
できる。
このブロック内での書込前の一旦消去する方法について
は、既存のＥＥＦＲＯＭに採用されているものが用いら
れる。
なお、データの続出しは、各セルブロック１００〜１０
３内の８ビツトデータがＯＲ回路４に接続されているた
め、任意の有効データが出方される。
これは、未使用のセルはすべてデータ「Ｏ」であり、１
旦セルブロツクで無効となったワードはデータ「０」に
消去されているからである。なお、以上の説明の中でメ
モリセルの消去状態は論理「０」とし、書込状態は論理
ｒＩＪと割当てている。
（発明の効果） 以上説明した様に、本発明によれば、１ワードでも最大
書換回数Ｎを越える書換回数が与えられた場合には、そ
の後の書換えは新しいセルブロックを使用することによ
り制御回路が簡易化され、また書換えの制御をチップ内
部で自動的に処理するため、外部端子を増加させること
がなく、従来品種との端子互換性を有しながら実現でき
る。
このように本発明によれば、ＥＥＰＲＯＭの書換回数を
予備セルブロックの数だけ増加させることができ、応用
分野の拡大が期待できる。
【図面の簡単な説明】
第１図は本発明の実施例の主要ブロック図、第２図は第
１図のメモリセルブロックのＲＯＭパターン図である。 図において １・・・・・・メモリセルブロック、２・・・・・・書
換回数判定回路、３・・・・・・制御回路、４・・・・
・・０８回路、１００゜１０１．１０２．１０３・・・
・・・４等分されたセルブロック である。

Claims (1)

    【特許請求の範囲】
  1. 複数に分割された電気的書換可能なメモリセルブロック
    と、これらメモリセルブロックのうちの１個への書換を
    選択しかつあるメモリセルブロックへの書換回数が所定
    最大書換回数より大きくなったことを判定して他のメモ
    リセルブロックへ順次切換える書換回数判定回路と、前
    記各メモリセルブロックの各出力を入力して外部出方端
    子に出力するＯＲ回路とを含む半導体固定記憶装置。
JP59070414A 1984-04-09 1984-04-09 半導体固定記憶装置 Pending JPS60212900A (ja)

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