JPS60201453A - 記憶装置アクセス制御方式 - Google Patents
記憶装置アクセス制御方式Info
- Publication number
- JPS60201453A JPS60201453A JP5761284A JP5761284A JPS60201453A JP S60201453 A JPS60201453 A JP S60201453A JP 5761284 A JP5761284 A JP 5761284A JP 5761284 A JP5761284 A JP 5761284A JP S60201453 A JPS60201453 A JP S60201453A
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- Japan
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- banks
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- bank
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は計算機等の記憶装置のアクセス制御に係り、特
に複数のバンクから構成された主記憶装置等のアクセス
制御方式に関する。
に複数のバンクから構成された主記憶装置等のアクセス
制御方式に関する。
Ｔｂ）技術の背景
比較的大きなビット数のデータ・ブロックに一度にアク
セスする必要のある主記憶等の記憶装置において、屡複
数バンク構成が採られる。この場合、同時にアクセスさ
れるべき１データ・ブロックを分割して複数のバンクに
割り当てて、所謂インタリーブ方式とし、各バンクは互
いに独立して動作可能にする。このような構成として、
バンクを並行動作させることにより所要のアクセス時間
を満足させることができる。
セスする必要のある主記憶等の記憶装置において、屡複
数バンク構成が採られる。この場合、同時にアクセスさ
れるべき１データ・ブロックを分割して複数のバンクに
割り当てて、所謂インタリーブ方式とし、各バンクは互
いに独立して動作可能にする。このような構成として、
バンクを並行動作させることにより所要のアクセス時間
を満足させることができる。
（Ｃ）従来技術と問題点
データを複数のバンクからブロックとして読み出す方式
のシステムにおいても、データの書込みはブロック内の
更新部分のみについてバンク単位のアクセスとする−こ
とにより、真に必要なバンクのみ占有するようにするこ
とが望ましい。
のシステムにおいても、データの書込みはブロック内の
更新部分のみについてバンク単位のアクセスとする−こ
とにより、真に必要なバンクのみ占有するようにするこ
とが望ましい。
このために、従来の記憶装置においては各バンクへ個別
にアクセスする手段を有し、読み出しアクセスの場合に
は、第１図に示すように必要数のバンクへ適当な時間を
ずらして個別にアクセスする方式がとられていた。
にアクセスする手段を有し、読み出しアクセスの場合に
は、第１図に示すように必要数のバンクへ適当な時間を
ずらして個別にアクセスする方式がとられていた。
しかし、このような方式によれば、バンク１、バンク２
、バンク３等が使用されていない場合にも、アクセス要
求開始時期を遅らせるために、それぞれ時刻９．１０．
１１の時点まで他のアクセス要求を受け付けられない状
態となり、実質的に記憶装置の時間当たり処理可能デー
タ量を減少させる結果になっていた。
、バンク３等が使用されていない場合にも、アクセス要
求開始時期を遅らせるために、それぞれ時刻９．１０．
１１の時点まで他のアクセス要求を受け付けられない状
態となり、実質的に記憶装置の時間当たり処理可能デー
タ量を減少させる結果になっていた。
（ｄ）発明の目的
従って本発明の目的は、上記従来の記憶装置アクセスに
おける問題点を除き、記憶装置の処理可能データ量の向
上を可能にするアクセス制御方式を提供するにある。
おける問題点を除き、記憶装置の処理可能データ量の向
上を可能にするアクセス制御方式を提供するにある。
（ｅ１発明の構成
この目的は本発明によれば、互いに独立に動作できる複
数のバンクに分割され、該バンクに共通の記憶アドレス
転送バス及びデータ転送バスを有する記憶装置の記憶装
置アクセス制御方式において、該複数のバンクへ個別に
アクセス要求を発する手段と、該複数のバンクのうちの
２以上のバンクへ同時にアクセス要求を発する手段とを
有することを特徴とする記憶装置アクセス制御方式によ
って達成することができる。
数のバンクに分割され、該バンクに共通の記憶アドレス
転送バス及びデータ転送バスを有する記憶装置の記憶装
置アクセス制御方式において、該複数のバンクへ個別に
アクセス要求を発する手段と、該複数のバンクのうちの
２以上のバンクへ同時にアクセス要求を発する手段とを
有することを特徴とする記憶装置アクセス制御方式によ
って達成することができる。
即ち、各バンクへの個別アクセス手段に加えて、バンク
が使用可能な限り、所要の複数バンクへ同時にアクセス
する手段を持つことにより、各バンクが成るアクセスに
よって実質的に占有されている期間を減少することがで
きるので、記憶装置の処理データ量を向上することが可
能になる。
が使用可能な限り、所要の複数バンクへ同時にアクセス
する手段を持つことにより、各バンクが成るアクセスに
よって実質的に占有されている期間を減少することがで
きるので、記憶装置の処理データ量を向上することが可
能になる。
ｆｆ）発明の実施例
第２図は本発明を実施する計算機システムのブロック図
である。図において、２０及び２２は本発明の実施例と
して以下に説明する主記憶装置及び主記憶制御装置であ
る。主記憶装置２０は後述のように複数のバンクに分割
されているものとする。２４．２６．２８は主記憶装置
２０へのアクセス源の例であって、例えば複数の中央処
理装置とチャネル処理装置等である。アクセス源２４〜
２８はそれぞれの記憶装置アクセス要求を主記憶制御袋
！２２へ出し、主記憶制御袋２２２は複数のアクセス要
求をスタックして、逐次処理することができる。
である。図において、２０及び２２は本発明の実施例と
して以下に説明する主記憶装置及び主記憶制御装置であ
る。主記憶装置２０は後述のように複数のバンクに分割
されているものとする。２４．２６．２８は主記憶装置
２０へのアクセス源の例であって、例えば複数の中央処
理装置とチャネル処理装置等である。アクセス源２４〜
２８はそれぞれの記憶装置アクセス要求を主記憶制御袋
！２２へ出し、主記憶制御袋２２２は複数のアクセス要
求をスタックして、逐次処理することができる。
第３図は主記憶装置２０の複数バンク構成を説明するブ
ロック図であり、主記憶装置２０は複数のバンク３０ａ
、 ３０ｂ 、−−−３Ｏｎよりなる。各バンクはバ
ンク３０ａに示すように、記憶装置３２、アドレスレジ
スタ３４、書込みデータレジスタ３６及び読出しデータ
レジスタ３８等を有し、通常各バンクは同じ構成を有す
る。
ロック図であり、主記憶装置２０は複数のバンク３０ａ
、 ３０ｂ 、−−−３Ｏｎよりなる。各バンクはバ
ンク３０ａに示すように、記憶装置３２、アドレスレジ
スタ３４、書込みデータレジスタ３６及び読出しデータ
レジスタ３８等を有し、通常各バンクは同じ構成を有す
る。
アドレスレジスタ３４、データレジスタ３６及び３８は
それぞれ多線のデータ転送路３３．３５．３７によって
、主記憶制御装置２２と接続する。
それぞれ多線のデータ転送路３３．３５．３７によって
、主記憶制御装置２２と接続する。
これらのデータ転送路３３〜３７は母線式であって、全
バンクのレジスタを並列に接続する。データ転送路３３
〜３７により転送するデータの転送先バンク又は転送元
バンクを指定するために、制御線３１及び３９が主記憶
制御装置２２から各バンク３０ａ〜３０ｎへ個別に延び
ている。各バンクの記憶装置３２は、例えば８バイトを
１語とする記憶構成で、各バンクの同じアドレスには、
例えば１つの３２バイト・データブロックを構成する第
０語、第１語、第２語、第３語をそれぞれ記憶する。
バンクのレジスタを並列に接続する。データ転送路３３
〜３７により転送するデータの転送先バンク又は転送元
バンクを指定するために、制御線３１及び３９が主記憶
制御装置２２から各バンク３０ａ〜３０ｎへ個別に延び
ている。各バンクの記憶装置３２は、例えば８バイトを
１語とする記憶構成で、各バンクの同じアドレスには、
例えば１つの３２バイト・データブロックを構成する第
０語、第１語、第２語、第３語をそれぞれ記憶する。
主記憶制御装置２２はアクセス源からの要求情報に基づ
いて、アクセス先バンクの使用中かを判定し、使用中で
なければアドレスを転送路３３に送出する。続いて、制
御線３１によって該アドレス信号を受信すべきバンクを
指定すると共に、その信号によって、転送路３３に送出
したアドレス信号の受信タイミングを規定する。転送路
３３には、アドレスと共に、書込み／読出しのアクセス
種別を乗せて通知する。書込みアクセスの場合には、ア
ドレス送出と並行して１語の書込みデータを転送路３５
に送る。その受信はアドレスと共に制御線３１で制御さ
れる。
いて、アクセス先バンクの使用中かを判定し、使用中で
なければアドレスを転送路３３に送出する。続いて、制
御線３１によって該アドレス信号を受信すべきバンクを
指定すると共に、その信号によって、転送路３３に送出
したアドレス信号の受信タイミングを規定する。転送路
３３には、アドレスと共に、書込み／読出しのアクセス
種別を乗せて通知する。書込みアクセスの場合には、ア
ドレス送出と並行して１語の書込みデータを転送路３５
に送る。その受信はアドレスと共に制御線３１で制御さ
れる。
制御線３１の信号で、指定のバンクは記憶装置３２のア
クセス動作を開始し、その後記憶装置の動作のための一
定期間、該バンクは他の要求を受けつけることが出来な
い（「使用中」状態である）。各バンクの使用中状態は
主記憶制御装置２２内でローカルに監視している。読出
しアクセスの場合は、使用中状態の終了時点にデータレ
ジスタ３８に読出しデータが保持される。主記憶制御装
ｉｔ ２２はこのデータを、制御線３９によってバンク
及びタイミングを指定して、転送路３７により読み取る
。
クセス動作を開始し、その後記憶装置の動作のための一
定期間、該バンクは他の要求を受けつけることが出来な
い（「使用中」状態である）。各バンクの使用中状態は
主記憶制御装置２２内でローカルに監視している。読出
しアクセスの場合は、使用中状態の終了時点にデータレ
ジスタ３８に読出しデータが保持される。主記憶制御装
ｉｔ ２２はこのデータを、制御線３９によってバンク
及びタイミングを指定して、転送路３７により読み取る
。
第４図は主記憶制御装置２２の詳細なブロック図である
。アクセス源からのアクセス要求情報はレジスタ４２に
受信される。レジスタ４２は、アクセス先記憶アドレス
、書き込みデータ、アクセス種別、及びアクセス源アド
レスを記憶する。それらの情報は、アクセス待ちスタッ
ク４６に入力されて、要求処理の待ち行列を作り、到着
順に起動制御回路４０で順次処理される。
。アクセス源からのアクセス要求情報はレジスタ４２に
受信される。レジスタ４２は、アクセス先記憶アドレス
、書き込みデータ、アクセス種別、及びアクセス源アド
レスを記憶する。それらの情報は、アクセス待ちスタッ
ク４６に入力されて、要求処理の待ち行列を作り、到着
順に起動制御回路４０で順次処理される。
起動制御回路４０はスタック４６の先頭の要求情報を取
り出して処理する。その要求するアクセス先記憶アドレ
スによってバンクを決定し、所要のバンクが使用中か判
定する。この判定はカウンタ４８ ａ 、 ４８ ｂ
、−４８ｎによッテ行われる。コレラのカウンタの各々
は、主記憶装置２０の各バンクに対応して設けられ、例
えば値０によって対応バンクが使用中で無いことを示す
ように使われる。
り出して処理する。その要求するアクセス先記憶アドレ
スによってバンクを決定し、所要のバンクが使用中か判
定する。この判定はカウンタ４８ ａ 、 ４８ ｂ
、−４８ｎによッテ行われる。コレラのカウンタの各々
は、主記憶装置２０の各バンクに対応して設けられ、例
えば値０によって対応バンクが使用中で無いことを示す
ように使われる。
起動制御回路４０はあるバンクを起動するとき、カウン
タ４８ａ〜４８ｎの１個に使用中状態の時間長に応じた
値をセットする。以後そのカウンタは一定のクロック信
号によってカウント・ダウンし、０になるとカウントを
停止する。
タ４８ａ〜４８ｎの１個に使用中状態の時間長に応じた
値をセットする。以後そのカウンタは一定のクロック信
号によってカウント・ダウンし、０になるとカウントを
停止する。
起動制御回路４０はカウンタ４８ａ〜４８ｎによって所
要バンクが使用中で無いと判定すると、前記のようにア
ドレス及び制御信号を送出する。又、それが書込みアク
セスであれば、起動制御回路４０はアクセス待ちスタッ
ク４６の先頭の書き込みデータを取り出して、データ転
送路３５に送出する。
要バンクが使用中で無いと判定すると、前記のようにア
ドレス及び制御信号を送出する。又、それが書込みアク
セスであれば、起動制御回路４０はアクセス待ちスタッ
ク４６の先頭の書き込みデータを取り出して、データ転
送路３５に送出する。
起動処理の終わった読出しアクセス要求情報は読出し待
ちスタック５６へ転送する。
ちスタック５６へ転送する。
読出しアクセスの場合には、■要求において、データブ
ロックを構成する複数のバンクを起動する必要があり、
この場合に２通りのアクセスが可能である。起動制御回
路４０はアクセスを要する複数のバンクを決定すると、
カウンタ４８ａ〜４８ｎによってそれらのバンクがすべ
て使用中で無いかを判定する。使用中のバンクがある場
合には、所定のバンク順に従って、空いたバンクを１バ
ンクづつ起動する。もし、上記判定で所要バンクすべて
が、使用中で無い場合は、前記と同様にアドレスを転送
路３３に送出し、次に制御線３１で起動信号を送出する
時、制御線３１中の所要のバンク向けのすべての制御線
に同時に信号を送る。従っで、指定の複数バンクがすべ
て同じアドレスを受信して、同時に読出しアクセス動作
を開始する。
ロックを構成する複数のバンクを起動する必要があり、
この場合に２通りのアクセスが可能である。起動制御回
路４０はアクセスを要する複数のバンクを決定すると、
カウンタ４８ａ〜４８ｎによってそれらのバンクがすべ
て使用中で無いかを判定する。使用中のバンクがある場
合には、所定のバンク順に従って、空いたバンクを１バ
ンクづつ起動する。もし、上記判定で所要バンクすべて
が、使用中で無い場合は、前記と同様にアドレスを転送
路３３に送出し、次に制御線３１で起動信号を送出する
時、制御線３１中の所要のバンク向けのすべての制御線
に同時に信号を送る。従っで、指定の複数バンクがすべ
て同じアドレスを受信して、同時に読出しアクセス動作
を開始する。
前記のように、各バンクの同じアドレスには１データブ
ロツクを構成する各語が格納されていることを想起され
たい。タイミングを第１図（ｂ）に示すように、時刻７
の終わりには、１ブロツクのデータが各バンクのレジス
タ３８に一斉に読み出されることになる。
ロツクを構成する各語が格納されていることを想起され
たい。タイミングを第１図（ｂ）に示すように、時刻７
の終わりには、１ブロツクのデータが各バンクのレジス
タ３８に一斉に読み出されることになる。
以上の説明において、所要の全バンク−斉アクセスと、
１バンクづつアクセスの２方式のみとしたが、一部の複
数バンクのみ同時アクセスすることも可能にしてもよい
、但し制御が若干複雑になる。
１バンクづつアクセスの２方式のみとしたが、一部の複
数バンクのみ同時アクセスすることも可能にしてもよい
、但し制御が若干複雑になる。
読出し制御回路５０は、読出し待ちスタック５６の先頭
の要求情報によって、指定バンクを知り、その使用中期
間の終了をカウンタ４８ａ〜４８ｎによって監視する。
の要求情報によって、指定バンクを知り、その使用中期
間の終了をカウンタ４８ａ〜４８ｎによって監視する。
該期間の終了をカウンタのＯ値で検出すると、該当バン
クへの制御線３９に信号を送出して、レジスタ３８のデ
ータを転送路３７から取り出し、レジスタ５４を経て要
求元アクセス源へ送る。
クへの制御線３９に信号を送出して、レジスタ３８のデ
ータを転送路３７から取り出し、レジスタ５４を経て要
求元アクセス源へ送る。
この場合において、読出しデータを取り出すバンクの順
序はデータブロック内の構成に応じて予め定まるものと
し、例えば第１図（ｂ）に示すように、読出しデータは
時刻７で全部レジスタ３８にあるが、その転送はバンク
０からバンク３へ順次行われる。このタイミングの制御
は読出し制御回路５０から信号線３９へ送る信号による
。
序はデータブロック内の構成に応じて予め定まるものと
し、例えば第１図（ｂ）に示すように、読出しデータは
時刻７で全部レジスタ３８にあるが、その転送はバンク
０からバンク３へ順次行われる。このタイミングの制御
は読出し制御回路５０から信号線３９へ送る信号による
。
第１図の（ａ）と（ｂ）を比較すれば、＋ａ）ではバン
クの一部がなお使用中状態であった時刻８〜１０におい
て、（ｂ）ではすべてのバンクが使用中状態を終わって
いるので、新たな要求を受信可能であることがわかる。
クの一部がなお使用中状態であった時刻８〜１０におい
て、（ｂ）ではすべてのバンクが使用中状態を終わって
いるので、新たな要求を受信可能であることがわかる。
（ｇ１発明の効果
以上の説明から明らかなように、本発明によれ０
ば、複数バンク構成の記憶装置における、記憶装置の有
効使用率を向上することができるので、著しい工業的効
果がある。
効使用率を向上することができるので、著しい工業的効
果がある。
第１図は記憶装置バンクへのアクセス・タイミングを説
明する図、第２図は本発明実施例システムのブロック図
、第３図は本発明実施例の主記憶装置ブロック図、第４
図は本発明実施例の主記憶制御装置ブロック図である。 図において、２０は主記憶装置、２２は主記憶制御装置
、２４〜２８はアクセス源、３０ａ〜３０ｎは主記憶装
置バンク、３２は記憶装置、３４はアドレスレジスタ、
３６は書込みデータレジスタ、３８は読出しデータレジ
スタ、４０は起動制御回路、４２はアクセス要求レジス
タ、４６はアクセス待ちスタック、４８ａ〜４８ｎはカ
ウンタ、５０は読出し制御回路、５４はデータレジスタ
、５６は読出し待ちスタックを示す。 代理人 弁理士 検量 宏四部 １ 身 １ 回 阜 ２ 図 寥３ＥＪ 年４ 目
明する図、第２図は本発明実施例システムのブロック図
、第３図は本発明実施例の主記憶装置ブロック図、第４
図は本発明実施例の主記憶制御装置ブロック図である。 図において、２０は主記憶装置、２２は主記憶制御装置
、２４〜２８はアクセス源、３０ａ〜３０ｎは主記憶装
置バンク、３２は記憶装置、３４はアドレスレジスタ、
３６は書込みデータレジスタ、３８は読出しデータレジ
スタ、４０は起動制御回路、４２はアクセス要求レジス
タ、４６はアクセス待ちスタック、４８ａ〜４８ｎはカ
ウンタ、５０は読出し制御回路、５４はデータレジスタ
、５６は読出し待ちスタックを示す。 代理人 弁理士 検量 宏四部 １ 身 １ 回 阜 ２ 図 寥３ＥＪ 年４ 目
Claims (1)
- 互いに独立に動作できる複数のバンクに分割され、該バ
ンクに共通の記憶アドレス転送バス及びデータ転送バス
を有する記憶装置の記憶装置アクセス制御方式において
、該複数のバンクへ個別にアクセス要求を発する手段と
、該複数のバンクのうちの２以上のバンクへ同時にアク
セス要求を発する手段とを有することを特徴とする記憶
装置アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5761284A JPS60201453A (ja) | 1984-03-26 | 1984-03-26 | 記憶装置アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5761284A JPS60201453A (ja) | 1984-03-26 | 1984-03-26 | 記憶装置アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201453A true JPS60201453A (ja) | 1985-10-11 |
Family
ID=13060684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5761284A Pending JPS60201453A (ja) | 1984-03-26 | 1984-03-26 | 記憶装置アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201453A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120374A (ja) * | 1986-11-10 | 1988-05-24 | Hitachi Medical Corp | 画像ワ−クステ−シヨン |
| JPH0291740A (ja) * | 1988-09-29 | 1990-03-30 | Nec Corp | 記憶装置 |
| JPH02242450A (ja) * | 1989-03-16 | 1990-09-26 | Hitachi Ltd | 記憶装置の制御方法 |
| JPH0520183A (ja) * | 1991-07-17 | 1993-01-29 | Fujitsu Ltd | メモリアクセス制御方式 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171642A (ja) * | 1974-12-18 | 1976-06-21 | Hitachi Ltd | Kiokuseigyosochi |
| JPS5191635A (ja) * | 1975-02-10 | 1976-08-11 | ||
| JPS5475941A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Control system for memory unit |
| JPS56101258A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Memory unit |
-
1984
- 1984-03-26 JP JP5761284A patent/JPS60201453A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
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| JPH0291740A (ja) * | 1988-09-29 | 1990-03-30 | Nec Corp | 記憶装置 |
| JPH02242450A (ja) * | 1989-03-16 | 1990-09-26 | Hitachi Ltd | 記憶装置の制御方法 |
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