JPS6019536B2

JPS6019536B2 - 情報処理装置

Info

Publication number: JPS6019536B2
Application number: JP53019085A
Authority: JP
Inventors: 広実屋敷田; 文孝佐藤; 明坂内; 哲也若井
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1978-02-23
Filing date: 1978-02-23
Publication date: 1985-05-16
Also published as: JPS54112139A

Description

【発明の詳細な説明】本発明は、一般に統合リアルタイム処理システムＴＤＳ
として知られるデータ処理形態を含む情報処理システム
を構築するのに特に良く適合する情報処理装置に関する
。

統合リアルタイム処理システムＴＤＳ（ＴｒａｎｓａｃｔｉｏｎＤｒｉｖｅｎＳ＊ｔｅｍ）と
は、遠隔端末から送信されてくるトランザクションを受
けて、そのトランザクションの解読処理を行い、トラソ
ザクションに応じてデータベースを更新し、処理結果を
該当遠隔端末へ送信する様なデータ処理形態であり、具
体例をあげれば航空機の座席予約とか銀行窓口業務など
がある。

例えば航空機の座席予約システムの場合においては、ト
ランザクションは１件の座席予約に、またデータベース
は例えば今後３ケ月間の全航空便の座席予約状況を示す
元帳にそれぞれ対応し、その処理結果が遠隔端末に送ら
れて航空券の発券業務が行なわれる。

また、銀行窓口業務システムの場合においてはトランザ
クションは例えば１件の預金引出し要求に、またデータ
ベースは全預金勘定元帳にそれぞれ対応し、そのトラン
ザクション処理結果が遠隔端末へ送られて、実際に現金
で預金者に払戻しが行われる。このようなデータ処理形
態と並んで、古くから行われているバッチ処理形態での
業務も同じ情報処理システムで行われる。ところで、こ
うしたＴＤＳは比較的近年になって発達した処理形態で
あって、これに用いている電子計算機のハードウェアは
、古くから行われてきたバッチ処理形態に最もよく適合
しており、それをソフトウェア時に工夫してＴＤＳ処理
を行ってきていたのである。

即ち、古くから行われているバッチ処理形態は、概念的
には第１図に示すようにオペレーティングシステム（以
下ＯＳと記す）と、そのＯＳの管理下で実行されるいく
つかのユーザージョブとから成っている。一方、電子計
算機のハードウェアは第２図に示すようにマスターモー
ドＭ、スレーブモードＳの２つの状態をもち、ＯＳは主
にマスターモードで動作して主メモリ上のすべての番地
にアクセスできる。一方各ユーザプログラムはスレーフ
モードで動作して、主メモリ上のある割り当てられた領
域内のみをアクセスできるようになっている。マスター
モードからスレーブモードへの遷移は、ＴＳＳ（Ｔｒａ
ｎｓにｒＡｆｔｅｒＳｅｔｔｉｎｇＳｌａｖｅ）命令又
はＲＥＴ（Ｒｅｔｍｎ）命令を実行することによって行
なわれる。

逆にスレーブモードからマスターモードへの遷移はＦａ
ｕｌｔ（例外処理）又はｌｎｔｅｎｍｐｔ（入出力サブ
システムからの割り込み）によってのみ行われ、この時
ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉ
ｔ）の制御が必ずＯＳの特定の番地に移るようにして、
ユーザジョブが主メモリの割り当てられた領域以外の番
地をアクセスすることを禁止している。このように、従
来の電子計算機ハードウェアは、第１図のような２層構
造をもつバッチ処理システムを構築するのに好都合に作
られている。次に、ＴＤＳを含む情報処理システムにつ
いて第３図乃至第５図を参照してもう少し詳しく説明す
る。まず、バッチ処理とＴＤＳとが共存させるため、第
３図に示すようにＴＤＳ処理形態だけで，１つのサブシ
ステムとなし、ＴＤＳサブシステムはバッチ処理形態で
の１つのユーザジョブと対等の位置におかれる。そして
、ＴＤＳサプシステムの管理プログラム（ＴＤＳＥｘｅ
ｃｕｔｉｖｅ以下ＴＤＥと略称する。）の管理下にいく
つかのトランザクション処理ルーチン（Ｔｒａｎｓａｃ
ｔｉｏｎＰｒｏｃｅｓｓＲｏｕｔｉｎｅ以下ＴＰＲと
略称する）＃１乃至＃１をおき、各々のトランザクショ
ンの要求に応じて該当するＴＰＲでそのトランザクショ
ンの処理をさせる。第４図はＴＤＳにおける遠隔端末か
らの入力に対するトランザクション処理の流れを示した
ものである。バッチ処理形態でのマルチプログラミング
と同様に、ＴＤＳの内部でも１つのトランザクション処
理がデータベースアクセス要求又は端末との交信要求を
出すと、そのトランザクション処理は一旦中断され、別
の実行可能な状態にあるトランザクションの処理を始め
るようにして効率よくトランザクション処理を行えるよ
うにしている。そして、第４図に示すように通常１つの
トランザクションの処理に対し、上記のデータベースア
クセス要求又は端末との交信要求が何回も出されるので
、それらの要求を区切りとしてトランザクション処理は
いくつものＴＰＲに分割されており、１つのトランザク
ションに着目するといくつかのＴＰＲで逐次処理されて
ゆく。そして各々のトランザクションに固有な情報、及
びＴＰＲ間で受け渡すべく情報は、トランザクションス
トし−ジＴＸＳと呼ばれている個々のトランザクション
毎に設けられた領域に貯えられるようになっている。そ
して、各々のＴＰＲは、実行可能状態となったトランザ
クションにのみ割りつけ上記の様にデータベースアクセ
ス要求を出して待ち状態に入ったトランザクションが待
ち状態の間中ＴＰＲを占有してしまうことなく、待ち状
態に入ると同時にＴＰＲを他のトランザクションに解放
できるようにしている。第５図はＴＤＳサブシステムの
処理における全体の構成を示したものである。

各端末は要求したトランザクションの処理が終了するま
で、確保されているトランザクションストレージＴＸＳ
と接続されている。そして、各端末からのトランザクシ
ョンの処理を多重モードで行なっている計算機は実行可
能なトランザクションを逐次処理しながら、全てのトラ
ソザクションに対し、そのトランザクションを処理する
ＴＰＲを順番に実行するように制御し、効率のよいトラ
ンザクション処理を実行している。なお、ＴＰＲの実行
においてデータベースをアクセスする必要があるときは
、データベースファイルをアクセスする。このアクセス
のための待ち時間は他の実行可能なトランザクションの
処理に使用される。第６図は上記のような情報処理シス
テムの主メモリの使われ方の１例を１時点をとって示し
ている。

この実施例では第３図に示すようなＴＤＳサブシステム
が他のバッチ処理ユーザジョブ２個と共存している。Ｔ
ＤＳサブシステム内にはｊ個までのトランザクションが
同時に存在しうるようトランザクションストレージＴＸ
Ｓがｉ個設けられている。またこの時点ではｊ個のＴＰ
Ｒが主メモリ上に入っている。そして、ＴＤＳサブシス
テムの管理プログラムＴＤＥが実行されている間は矢印
６Ａで示すようにＴＤＳサプシステム全領域がアクセス
可能となっている。また、ＴＰＲ実行中はそのＴＰＲの
範囲だけ（例えばＴＰＲ＃１を実行している間は第６図
６Ｂの矢印の範囲）がアクセス可能であるようにして、
あるＴＰＲに誤りがあったとしても他のＴＰＲをこわし
たり、ＴＤＳサブシステムの全体をこわしたりしないよ
うにしている。そして第３図から明らかな如く、ＴＤＳ
処理形態を含む情報処理システムに於ては、本質的に３
層の階層構造となっているので、このシステムを構築す
る電子計算機のハードウェアもそれに対応して３つの状
態をもつているのが望ましい。しかし、現実にはハード
ウェアは第２図のような２つの状態しかもっていないの
で、従来は以下に述べる如く、ソフトウェア的にこの問
題を解決してきた。従来のシステムに於て、ＴＤＳサプ
システムがＣＰＵリソースを割り当てられてから制御が
ＴＤＥからＴＰＲに渡りＴＰＲでデータベース要求を出
してその要求がＯＳに知らされるまでの実際の動作を第
６図及び第７図を参照して説明する。

まず、第７図のマスターモード５川こおいてＯＳがＴＤ
Ｓサブシステムに制御を渡すために第２図と同様にＴＳ
Ｓ命令を実行する。

するとＣＰＵの状態は第６図１の如く遷移してスレーブ
モード５１となる。それと同時に予じめ設定してあった
ＣＰＵ内のＢａｓｅＡｄｄｒｅｓｓＲａｇｓにｒ（ＢＡ
Ｒ）が働いて、（ＢＡＲの詳細は後述する。）主メモリ
上のアクセス可能な範囲が、第６図の矢印６Ａの如くＴ
ＤＳサブシステムの範囲に限定される。ＴＤＳサブシス
テムの管理プログラムＴＯＥは実行可能状態にあるトラ
ンザクションの待ち行列から、例えばトランザクション
＃２の要求に従ってＴＰＲ＃１へ制御を渡そうとする。
ＴＰＲ＃１に制御を渡すに当ってはアクセス可能な範囲
を第６図の矢印６８にと更に縮少する必要がある。とこ
ろが、主メモリ上のアクセス可能な範囲を示す前記レジ
スタＢＡＲはマスターモード５０でのみ更新できるレジ
スタであるので、ＢＡＲの内容を６Ｂの範囲へ緒少した
後ＴＰＲ＃１の開始番地へ制御を渡す様にＴＤＥはＯＳ
に依頼する。この時用いられる命令が“ＭＭＥＧＥＬＢ
ＡＲ’’である。この“ＭＭＥＧＥＬＢＡＲ”はＭＭ町
（ＭａｓｔｅｒＭｏｄｅＥｎｔｒｙ）命令のアーギュメ
ントに特定の値をもったものであり、ＭＭＥ命令はＦａ
山ｔの一種を惹起するので、ＣＰＵの状態は第７図２の
如くマスターモード５０へ遷移する。ＯＳはＭＭＥＧＥ
ＬＢＡＲの依頼をうけ、実行したことを示すソフトウェ
ア上の状態を変化させる。第７図の下部は、その状態変
化を示したもので、マスターモード５０から３に示すよ
うにマスターモード５０′に移る。そして、前記レジス
夕ＢＡＲを第６図の６Ｂに示す範囲に設定しなおして、
ＴＳＳ命令４を再び実行して制御をＴＰＲに移す。これ
によりＣＰＵの状態は再びスレーブモード５１′となり
、主メモリ上のアクセス範囲は第６図の６Ｂに示す範囲
となって、ＴＰＲ＃１が実行される。やがてＴＰＲはデ
ータベースアクセスをＴＤＥに要求することになる。こ
の時ＴＤＥの前記レジスタＢＡＲに設定したアクセス可
能な範囲６Ｂの外にあるのでＴＰＲからＴＤＥへ直接制
御を渡すことができない。従ってＴＰＲはＯＳに対しＤ
ＲＬ（Ｄｅｒａｉｌ）命令を用いてデータベースアクセ
ス要求をＴＤＥに知らせる様依頼する。ＤＲＬ命令もＦ
ａｕｌｔの一種を惹起するので、ＣＰＵの状態は５の如
くマスターモード５０′に遷移する。その後ＯＳは６の
如くソフトウェア上での状態を第７図の上部に示すマス
ターモード５０‘こ復元し、且前記レジスタも６Ａの範
囲に設定しなおして、再びＴＳＳ命令７を実行して、ス
レーフモード５１におけるＴＤＳ管理プログラムのＴ
ＤＥに制御を移す。ＴＤＳではそのトランザクションを
データベースアクセス待ちにすると共に、そのデータベ
ースアクセス要求を物理的な１／０処理要求に変換して
、ＭＭＥ命令８を実行することによって、０ＳＩこ対し
て１／０処理要求を出す。以上述べたようにして、従来
はソフトウェア的にＴＤＳを含む情報処理システムを構
築してきたのであるが、この従来の方法に於ては、シス
テムオーバヘツド（ここではＯＳ及びＴＤＥを実行して
いる時間からデータベース及び端末アクセスに要した時
間を引いたものを言う）が大きく、ＣＰＵの処理能力を
十分にＴＰＲ処理及びデータベース処理に利用できてい
ない欠点がある。システムオーバヘツドのうち特に大き
なものは次に挙げる２点である。その１点は、ＴＤＥと
ＴＰＲとの間で制御を移すに当って必ずＯＳの介入を必
要とする点である。第７図で状態５１から状態５１′へ
の状態遷移がないことがこれに対応する。そして従釆例
で、状態５１から状態５１′への遷移ができなかった理
由はハードウェアが２層の論理構成しかもたなかった点
にある。具体的には主メモリ上のアクセス可能範囲を決
めているベースアドレスレジスタＢＡＲがスレーブモー
ドでの主メモリアクセス範囲を限定する唯一の手段であ
るため、自分自身がスレーブモードで動作しているＴＤ
Ｅに於て、前記レジスタＢＡＲの内容を変更する（制御
を移そうとするＴＰＲ形の範囲、即ち第６図の矢印６Ｂ
の様にレジスタＢＡＲを設定する）ことが不可能だから
である。第２点はＴＰＲの実行開始前にはトランザクシ
ョンストレージＴＸＳをＴＰＲ内のワーキングスペース
へ移し、ＴＰＲの実行を終了して、次のＴＰＲを呼ぶ時
には再びＴＰＲ内のワーキングスペースをトランザクシ
ョンストレージＴＸＳへ移しておかなければならないと
いう点である。第６図を参照するとＴＰＲの実行中は主
メモリアクセスの範囲は矢印６Ｂとなり、トランザクシ
ョンストレージＴＸＳはアクセス不可能となるためであ
る。ＴＰＲと、ＴＰＲがアクセスするトランザクション
ストレージＴＸＳとが隣り合っていればアクセス範囲を
両者をカバーする範囲として設定すればよいのであるが
トランザクションは通常複数個の異るＴＰＲで逐次処理
をうけてゆくものであり、且トランザクシヨンストレー
ジＴＸＳは、本質的にトランザクションに個有のもので
ある。ゆえに、あるＴＰＲと、ＴＰＲがアクセスするト
ランザクションストレージＴＸＳとを連続した一つの主
メモリ領域を構成する様に主メモＩＪ上に配置すること
は原理的に不可能である。上記の様な問題をより一般的
に解決するためには、例えばＭＵＬＴＩＣＳシステムに
見られる様な多層のハードウェア構造をもってメモリ保
護を行い、且仮想アドレス方式と組合わせて、非連続な
複数個の主メモリ上の領域へのアクセスを許すような主
メモリ保護方式をとることができる。しかし、そうした
解決法はハードウェアのコスト増加も大きいし、何より
もソフトウェア特にオペレーティングシステムの全面変
更を要するという欠点がある。本発明は以上の欠点によ
り鑑みてなされたもので、ハードウェアの増加分を少く
し、且つソフトウェア、特にオペレーティングシステム
の変更量が少くてすむ様にした情報処理装置を提供する
ものである。

以下、本発明の概略を説明する。

第８図は本発明を適用したＣＰＵのハードウェアの状態
図であり、従来例における第２図と対応するものである
。状態７０はマスターモード、状態７１はスレーブモー
ドであり従来のマスターモード、スレーブモードと同じ
である。状態７２は本発明により新設されたＴＰＲモー
ドである。第３図のＯＳは主にマスターモード７０で実
行され、ユーザプログラム＃１〜＃ｍ及びＴＤＥはスレ
ーブモード７１で実行される点は従釆例と同じであるが
、トランザクション処理ルーチンＴＰＲ＃１〜ＴＰＲ＃
１は新設されたＴＰＲモード７２で実行される。またマ
スターモード７０‘こ於ては主メモリの全範囲をアクセ
ス可能であり、スレープモード７１に於てはベースアド
レスレジスタＢＡＲの設定に従って主メモリ上の単一の
連続した領域のみがアクセス可能である点も従来と同じ
である。そして本発明にて新設したＴＰＲモードでは第
９図の矢印９Ｂ，９Ｃで示す主メモリ上の２つの４・さ
な領域をアクセス可能とした。第９図の矢印９Ａで示し
た領域を前記レジスタＢＡＲで与えられたＴＤＳサブシ
ステムが、例えばトランザクション＃２に対してＴＰＲ
＃１の処理を開始しようとするときは、以下に述べる様
な手段で該当する主メモリ上の領域９Ｂ，９Ｃを設定す
る。そして後述する手段によってＴＰＲモードにするこ
とによってＴＰＲ実行中は、そのＴＰＲに必要のない主
メモリ上のＴＤＳ領域はメモリアクセスを禁止する。即
ちＴＤＥと、ＴＰＲとの間の制御の移行に当ってＯＳの
介入を要することなくＴＰＲ実行中のＴＤＳ領域内のメ
モリ保護ができ、且つ（ＴＰＲモードに於て、トランザ
クションストレージＴＸＳをアクセスできるので）ＴＰ
Ｒ実行の前後でトランザクションストレージＴＸＳとＴ
ＰＲワーキングエリアとの間のデータ移送を行う必要が
ない。以下、本発明の詳細を図面を参照しつつ説明する
。

第８図に於てマスターモード７０、スレーブモード７１
間の状態遷移は第２図、即ち従来例と全く同じであるの
で説明を省略する。

スレーブモード７１からＴＰＲモード７２への移行
は新設のＴＳＴ（Ｔｒａｎｓｆｅｒａｆｔｅｒｓｅｔｔ
ｉｎｇＴＰＲＭｍｅ）命令によって行われる。この新設
したＴＳＴ命令は、従来例で示したＴＳＳ命令のマスタ
ーモードとスレーフモードとの間で行なっている役割お
よび動作と全く同一の役割および動作をスレーブモード
７１とＴＰＲモード７２との間で行う命令である。従っ
て、このＴＳＴ命令を実行するとＣＰＵはスレーブモー
ド７１からＴＰＲモード７２となり、次に実行すべき命
令はＴＰＲ中（例えば第９図９Ｂ内）のＴＳＴ命令で指
定された番地から取り出される。ＴＰＲモード７２から
スレーブモード７１へ移る条件は基本的にはＦａ山ｔす
べてである。即ち、従来例で示したＴＰＲからＴＤＥへ
制御を戻すようなＯＳに依頼するのに用いていたＤＲＬ
命令（第７図参照）はハードウェア的にはＦａｕｌｔを
生じるので、そのまま本発明のＴＰＲモード７２からＴ
ＤＥを実行するスレーフモード７１へ移るための手段
として利用できる。また、ＴＰＲモード７２でＦａ山ｔ
を検出した時には、ＣＰＵは状態をＴＰＲモード７２か
らスレーブモード７１に移し、スレーフモード７１での
アクセス可能範囲内（第９図では９Ａ内）の予じめ定め
られた特定の番地へ制御を移し、例外処理（Ｆａ山ｔ）
のフオルトベクタを実行しスレーブモード７１に入る。
（尚、この際ＣＰＵがもつている番号に従ってこの特定
の番地が変えられる（ィンデクシングされる）様にして
おくと都合がよい。更に本発明では少数の例外的条件に
よってＴＰＲモード７２から直接マスターモード７０に
遷移することも可能である。その１つはＴＤＳサブシス
テムに割り当てられた時間が終って、バッチ処理ユーザ
ーとの間で再度ＣＰＵリソースの配分をしなおすべき時
であり、ＴＲ○（ＴｉｍｅｒＲｕｎＯｕｔ）Ｆａｕｌｔ
発生となる。その２つ目は入出力サブシステムから送ら
れてくる割り込み信号（ｌｎｔｅｍｕｐｔ）及び外部か
ら送られてくる外部割り込み信号（ｌｎにてｍｐｔ）で
ある。前記した２つの割り込み信号（ｌｎｔｅｎｕｐｔ
）は、ＴＰＲ処理中に発生したものであっても、実際に
はＴＤＳサブシステムとは必ずしも関係のないシステム
全体にして処理すべき出来事の発生を示すものであるの
で、従来通り直接マスターモード‘こ遷移して０６へ制
御が渡るようになされている。ＴＰＲモード７２からＯ
Ｓへの直接遷移があった場合に、ＴＰＲモード７２から
の直接遷移であることをＯＳが知る手段として、ィンデ
ィケータレジス夕の従来は空きとなっていた（第１０図
参照）ィンディケータのビット３１がＴＰＲモード７２
で生じたＦａ山ｔ処理中にハードウェアでセット（第１
１図参照）されることにより行なわれる。これは、Ｆａ
ｕｌｔがマスターモードで発生したか否かを知るために
利用されていたィンディケータビット２８（第１１図参
照）と同様である。ただし、前記したビット３１は従来
空きとなっているので、一部の例外的なユーザプログラ
ムがこのビットを一般の命令（ＬｏａｄＩｎｄｉｃａｔ
ｏｒ命令）でセットしているおそれもあるので、本実施
例ではインデイケータのビット３１をそのままＴＰＲ
モード７２を表わすハードウェア手段とすることを避け
、第８図に示した如く、ＴＰＲモード７２とスレーフモ
ード７１との間の移行はＬｏａｄＩｎｄｉｃａｔｏｒ
命令によって行うことはできない様になつている。

次に、ＴＰＲモード７２に於ては第９図の９Ｂ，９Ｃの
２つの領域にアクセスできる訳であるが、どの様にして
ＴＰＲのプログラムから９Ｂ，９Ｃの２つの領域を区別
してアクセスするかを述べる。

本発明における基本的な命令の形式は第１２図のように
なっておりビット２９が“１”とするとアドレスレジス
タＡＲ（第１３図のアドレスレジスタ１０２参照のこと
）によって修飾される。前記アドレスレジスタＡＲは＃
０から＃７まで８個あり、前記命令語ビット２９が“１
”であるときには命令語ビット０〜２でこのアドレスレ
ジスタの番号ｎを指定する様になっている。前記動作は
第１３図の回路を参照すればより明らかとなるであろう
。そして、本発明ではＴＰＲモード７２にあるときには
通常は第９図の矢印９Ｂの領域がアクセスされる。また
、例えば第１２図の命令語ビット２９を“１”とし、且
つ同ビット０〜２をゼロとした時に、換言すればアドレ
スレジスタ＃０（第１１図のアドレスレジスタ１０２の
ＡＲＯ）によるアドレス修飾を行った時には、第９図の
矢印９Ｃの領域がアクセスされるようにしている。

なお、第１２図でＹ部はアドレス部ＯＰ部は命令機械コ
ード指定部、１部はインターラプト（ｌｎにｒｍｐｔ）
禁止ビット、タグ（ＴＡＧ）部はインデックスレジスタ
修飾及びィンダィレクト修飾などを指定する部分である
ことを参考までに付記する。この様なアドレシングを行
うためのハードウェアの実施例を以下に説明する訳であ
るが、その準備として従来例のアドレシング回路を第１
３図を参照して説明する。

第１３図は従来例の実アドレス生成回路の概略ブロック
図であり頃頃を避けるために細部は省略されている。第
１３図において命令レジスタ１００のアドレス部Ｙ、イ
ンデックスレジスタ１０１、およびアドレスレジスタ１
０２の出力を加え合わせて実効アドレスを作る実効アド
レス用加算回路１０３があり、更に、その出力は実アド
レス用加算回路１０４への入力となる。実アドレス加算
回路１０４の他の入力として、ベースレジスタ群１６，
１０７，１０８，１０９からの出力がセレクタ１０５を
介して選択されたアドレスが供給されている。命令レジ
スター００のアドレス信号ビット１７の位置は語単位の
アドレシングをするための最下位ビットであり、実効ア
ドレスは２５舷Ｗまで指定できる。

この実効アドレスはプログラムで使用されるもので、本
発明と直接関係するものでないためその詳細は省略する
。アドレスレジスタ１０２はビット単位のアドレシング
までできるようにビット２３まで用意されている。実ア
ドレス１１０は−６ビットから１７ビットまで２４ビッ
トあり、語単位アドレシングで１８ＭＷまで指定できる
。この実アドレス１１川ま主メモリをアクセスするアド
レスであって、２５狐Ｗ以下のシステムでは実アドレス
１１川ま０ビットから１７ビットまでで表現でき、この
場合は前記アドレス群のうちＭＢＡ１０６、ＭＢＢＩ０
７、ＢＥＲＩ０８は全く用いられない。ＭＢＡＩ０６、
ＭＢＢＩ０７はマスターモードに於て２５舷Ｗ以上のメ
モリをァドレシングするためのベースレジスタであり、
本発明と直接関連しないので、ここでは説明を省略する
。ＢＡＲＩＯ９はスレープモードに於て、例えば第６
図の６Ａ又は第６図の６Ｂの如くアドレシング範囲を限
定するためのベースアドレスレジスタであり、このＢＡ
ＲＩＯ９の上位９ビットはセレクタ１０５を介し加算回
路１０４に転送し、加算回路１０３からの実効アドレス
の上位９ビットと加えられ、アクセスできるアドレス範
囲の下限を５１２Ｗ単位で設定するのに用いられる。一
方ＢＡＲＩＯ９の下位９ビットは加算回路１０３からの
実効アドレスの上位９ビットと比較回路１１１において
比較され、アクセスできるアドレス範囲の上限を越えな
いことをチェックするのに用いられる。もしも上限を越
えれば比較回路１１１の出力が転送されている例外処理
回路（図示せず）が働いて、そのジョブの実行を打ち切
ることになる。ＢＥＲＩ０８はＢＡＲＩＯ９の上位
９ビットを更に上位へ拡張する目的で設けられており、
ＢＥＲＩ０８とＢＡＲＩＯ９の上位９ビットとを連結
することにより８ＭＷまでのアドレス範囲内でアクセス
できる範囲の下限を設定できる。本発明の実施例では第
１３図の一点鎖線で囲まれた範囲を第１４図の如く変更
した。

第１４図より明らかな如く本発明の実施例に於ては、Ｂ
ＡＲ２００（これは第１３図のＢＡＲＩＯ９と対応する
）と同じく１８ビットの２つのベースアドレスレジスタ
ＢＡＲＴ２０２、ＢＡＲＳ２０３が新設される。ＢＡＲ
Ｔ２０２、ＢＡＲＳ２０３の上位、下位の各９ビットは
２つのセレクタ２０４，２０５に送られる。上位９ビッ
トに接続されたセレクタ２０４の出力は、新設された加
算回路２０６に接続され、ＢＥＲ２０１（これは第１３
図のＢＥＲＩ０８と対応する）およびＢＡＲ２００の上
位９ビットと加えられる。第８図に示したＴＰＲモード
７２にあって例ば第１３図のアドレスレジスタ１０２中
ＡＲＣによるアドレス修飾がない時、前記２つのセレク
タ２０４，２０５ではＢＡＲＴ２０２が選ばれる。とこ
ろが、ＴＰＲモード７２にあって、例えば前記アドレス
レジスター０２＃０によるアドレス修飾がある時、前記
２つのセレクタ２４，２０５によってＢＡＲＳ２０３が
接続される。スレ−ブモード７１にある時には、上位９
ビットに接続されたセレクタ２０４ではゼロ（ゼロ入力
２０７から）が選択され、また下位９ビット２０５に接
続されたセレクタ２０５ではＢＡＲ２００の下位９ビッ
トが選択される。従って、スレーブモード７１にあって
、且つＴＰＲモード７２にない時の第１４図に示した
回路の動作は第１３図の一点鎖線内の回路の動作と同一
であることは自明である。

即ち、ＴＤＥ実行中は第９図の９Ａの範囲がアクセス可
能であることは、従来例で第６図の６Ａの範囲がアクセ
ス可能であったことと同じである。そして第１４図に示
した本発明の実施例によれば、ＴＤＥ実行中、セレクタ
２４はゼロを選択し、セレク夕２０５はＢＡＲ２００の
下位９ビットを選択している。そして、ＴＯＥから例え
ばＴＰＲ＃１へ制御を渡そうとするときにはまず新設さ
れたいａｄＰａｓｅＲｅ尊ｓｔｅｒＳ＆Ｔ命令（ＬＢ
ＲＳＴ命令）を用いてＢＡＲＴ２０２、ＢＡＲＳ２０３
にそれぞれ第９図の９Ｂ，９Ｃの範囲を指す様にセット
する。この時、前記９Ｂ，９Ｃのアドレス範囲は９Ａの
アドレス範囲の中での相対的位置として、具体的に言え
ば第９図のＱと８とで、９Ｂ，９Ｃの領域の位置が与え
られる。第１５図は第１４図に示したベースレジスタＢ
ＡＲＴ２０２、ＢＡＲＳ２０３をロードするための新設
した命令、及びそのオペランドの与え方の具体例である
。第１５図は第１４図に示したベースアドレスレジスタ
ＢＡＲＴ２０２、ＢＡＲＳ２０３をロードするため
の新設した命令およびそのオペランドの与え方を示すフ
オーマットである。第１５図ではａはＬＢＲＳＴ命令の
命令語であり、Ｙはアドレス部、ＯＰは命令コ−ド、１
は割込禁止ビット、ＡＲはアドレスレジスタ修飾ビット
、ＴＡＧはインデックス修飾、間接修飾等の指定ビット
である。また第１５図ｂはＬＢＲＳＴ命令のオペラン
ドであり、Ｑ，８は第９図に示したＱ，３に対応し５１
毎済（２館樟）単位で９Ｂ，９Ｃの相対位置を指定し、
Ｌ９Ｂ，Ｌ９Ｃはそれぞれ９Ｂ，９Ｃの大きさを５１を
港単位で指定する。この第１５図に示した命令を実行し
た時、同ｂで示したＬ９Ｂ，Ｌ９ＣはそれぞれＢＡＲＴ
２０２、ＢＡＲＳ２０３のビット９〜１７へそのま
まロードされる。本発明によるＴＤＥの実行では、上記
の様にしてＢＡＲＴ２０２、ＢＡＲＳ２０３をセットし
た後、Ｔｒａ船ｆｅｒＡｈｅｒＳｅｔｔｉｎｇＴＰＲＭ
ｍｅ（ＴＳＴ）命令を実行する。

このＴＳＴ命令が実行されるとィンストラクションカウ
ンタにジャンプ先アドレスがロードされると共に、第８
図に見る如くＣＰＵはＴＰＲモード７２へ遷移し、第１
４図の２つのセレクタ２０４，２０５がＢＡＲＴ２０２
を選択する様に動作する。その結果、第１３図の加算回
路２０６の出力からは第９図の９Ｂのアドレス範囲の開
始番地アドレスが５１２Ｗ単位として得られる。また、
ＢＡＲＴ２２のビット９一１７がセレクタ２０５から
第１３図の比較回路１１１に転送され、比較回路１１１
においてアドレス範囲のチェックが行なわれる。

従って、本発明によればＴＰＲモードにおいて前記処理
を実行することにより第９図の９Ｂの範囲のアクセスが
許されることとなる。また、本発明ではＴＰＲモード７
２にあって、且つアドレスレジスタ修飾が指定された場
合は、ＢＡＲ２００の上位ビット０−８の内容にＢＡＲ
Ｓ２０３の上位ビット０一８の内容が加算回路２０６に
よって加えたものがベースとなり、そのアドレス範囲の
リミットはＢＡＲＳ２０３の下位ビット９−１７で決め
られるので、第９図の９Ｃのアドレス範囲のアクセスが
許されることとなり、ＴＰＲからトランザクションスト
レージＴＸＳを直接アクセスすることが可能となる。

そしてＴＰＲがＴＤＥのサービスを要求する時には、従
来通りＤＲＬ命令を実行する。

すると第８図に示した如くＴＰＲモード７２からスレー
フモード７１へと移行する。それによって、第１４図の
２つのセレクタ２４および２０５は再び“０”（ゼロ入
力２０７より）及びＢＡＲ２００のビット９−１７を選
択するようになるのでアクセス範囲は第９図の９Ａへと
戻ることができる。またこの時、従来のＦａｕｌｔと同
様に、Ｆａｕｌｔの種類によって決まるいわゆるＦａの
ｔＶｅｃｔｏｒへ制御が移る訳であるが、この場合は従
来例のＦａ山ｔと異なり、スレーフモード７１になるの
で、ＯＳ常駐都内のＦａｕｌｔＶｅｃｔｏｒではなく、
ＴＤＥ内のスレーフモードでの同番地がＦａ山ｔＶｅｃ
ｔｏｒとして使われることとなる。・尚、第８図に示す
如く、ＴＰＲモード７２中で発生するＦａｕｌｔではあ
ってもＴｉｍｅｒＲ肌 ○心Ｆａ山ｔの起った場合及
びｌｎｔｅｎｕｐｔが起った場合には、第３図のＴＤＳ
サブシステムからＯＳへ制御を移すことが要請されてい
る訳であるので、特別に従来通り直接マスターモード７
０に遷移する様に設計されている。

以上の説明から明らかなように本発明によれば、ＴＤＥ
とＴＰＲとの間の制御の遷移の際にマスターモードプロ
グラムが介在する必要がなくなったこと、及びトランザ
クションストレージＴＸＳとＴＰＲ内の作業領域との間
のデータ移送の必要がなくなったことにより、オーバヘ
ツドが大中に減少し、性能が向上するなどの優れた効果
を有するものである。

【図面の簡単な説明】

第１図は一般的にオペーティングシステムの構成を示す
図、第２図は従来の電子計算機の処理形態を示す図、第
３図はＴＤＳサブシステムをバッチユーザジョブと対等
の位置にあることを示す図、第４図は遠隔端末からの入
力に対するトランザクション処理の流れを示した図、第
５図はＴＤＳサブシステムの処理における装置概略構成
を示した図、第６図は従来の主メモリの使用状態の一例
を示した図、第７図は従来のＴＤＳサブシステムを実行
する場合の電子計算機の処理形態を示す図、第８図は本
発明の電子計算機の処理状態を示す図、第９図は本発明
の主メモリの使用状態の一例を示した図、第１０図は従
来のィンディケータレジス夕の使用を示した図、第１１
図は本発明のインデイケータレジス夕の使用を示した図
、第１・２図は本発明に使用されるＴＳＴ命令のフオー
マットを示す図、第１３図は本発明に適応するハードウ
ェアの概略構成を示す図、第１４図は本発令明のために
改良されたハードウェアの構成を示す図、第１５図は第
１４図に示したレジスタにデータをセットするＬＢＲＳ
Ｔ命令のフオーマツトを示す図である。ＴＤＥ……ＴＤＳ管理プログラム、ＴＸＳ・・・・・・
トランザクシヨンストレージ、ＴＰＲ……トランザクシ
ヨン処理ルーチン、７０・・・・・・マスターモード、
７１・・・・・・スレーフモード、７２・・．・・・Ｔ
ＰＲモード、１００・・・・・・命令レジスタ、１０１
・・・・・・インデックスレジスタ、１０２……アドレ
スレジスタ、１０３・・・・・・実効アドレス用加算器
、１０４・・・・・・案アドレス加算器、１０５・・・
・・・セレクタ、１０６〜１０９……ベースレジスタ群
、１１１……比較器、２０２……ベースレジスタＢＡＲ
Ｔ、２０３……ベースレジスタＢＡＲＳ、２０４，２
０５…・・・セレクタ、２０６・・・・・・加算器
。数１図第２曲節３図第６図第７図図４図第５図第８図第９図第１０図豹！１塊孫ー２図第１３図豹１′１図筋１５脚

Claims

【特許請求の範囲】１ＯＳによつて主メモリの全ての番地をアクセスする
ことが許されるマスターモードと、このマスターモード
から第１の命令により遷移しユーザープログラムによつ
てベースアドレスレジスタの設定に従う上記主メモリの
ある割当てられた領域をアクセスすることが許されるス
レーブモードとを有する情報処理装置に於て、上記スレ
ーブモードから第２の命令により遷移し上記ユーザープ
ログラムで指定される上記主メモリ領域内の２つの特定
領域をアクセスすることが許される処理ルーチンモード
を設けたことを特徴とする情報処理装置。２上記第２の命令が実行される時、新たに設けられた
２つのベースアドレスレジスタに上記特定領域を示すア
ドレスをセツトすることを特徴とする特許請求の範囲第
１項記載の情報処理装置。３上記処理ルーチンモードにおける例外処理の少なく
とも１つにおいて、上記スレーブモードでアクセス可能
なアドレス範囲のフオルトベクタを実行することにより
、上記マスターモードでなく上記スレーブモードへ遷移
することを特徴とする特許請求の範囲第１項記載の情報
処理装置。