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JPS60194558A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS60194558A
JPS60194558A JP59049060A JP4906084A JPS60194558A JP S60194558 A JPS60194558 A JP S60194558A JP 59049060 A JP59049060 A JP 59049060A JP 4906084 A JP4906084 A JP 4906084A JP S60194558 A JPS60194558 A JP S60194558A
Authority
JP
Japan
Prior art keywords
type
layer
transistor
region
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59049060A
Other languages
English (en)
Inventor
Satoshi Kudo
聡 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59049060A priority Critical patent/JPS60194558A/ja
Priority to GB08502350A priority patent/GB2156583B/en
Priority to KR1019850001290A priority patent/KR850006775A/ko
Priority to US06/712,761 priority patent/US4641419A/en
Publication of JPS60194558A publication Critical patent/JPS60194558A/ja
Priority to HK416/90A priority patent/HK41690A/xx
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分、野〕 本発明は半導体装置の製造法、特にアイソブレーナ技術
を利用した縦形ｐｎｐ）ランジスタ製造技術に関する。
〔背景技術〕
半導体基体表面に微細化されたｎｐｎ）ランジスタやｐ
ｎｐトランジスタを形成するにあたって、ｎｐｎ）ラン
ジスタの場合は、エピタキシャルｎ型層をアイソプレー
ナ技術により分離した薄い半導体領域に縦方向にｎ層ｐ
層ｎ層を父互に形成することによりｆＴを向上（例えば
１００　ＭＨｚ　）することができるが、ｐｎｐ　トラ
ンジスタの場合は、１９７９、コロナ社発行、集積回路
工学（１）１６５〜１６８頁に記載されているようにエ
ピタキシャルｎ型層をそのまま使って横方向にｐ型層を
ならべる横形形式をとるのが普通であり、高ｆＴを得る
ことは下記の理由により困難である。すなわち横形のｐ
ｎｌ））ランジスタは通常ホトレジストマスクを通して
ｐ型拡散を行って形成しているが、横方向への拡散があ
るためベース幅を小さくとることには限界があり、特に
微小化する場合、無効ベース電流が多くなりｆＴは２５
ＭＨｚが限界である。
〔発明の目的〕
本発明は上記した問題を解決したものであって、その目
的とするところは、アイソプレーナ技術や溝アイソレー
ション技術を利用することにより、プロセスを増加させ
ることなく、高いｆＴをもち素子面積の小さい縦形ｐｎ
ｐ　）ランジスタの製造技術の提供にある。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、シリコン半導体基体表面にアイソブレーナ酸
化膜により分離されたｎ型シリコン層を形成して縦形ｐ
ｎｐ　トランジスタを形成するにあたり、上記アイソブ
レーナ酸化膜直下にチャネルストッパ形成のためのｐ型
拡散層形成のためのｐ型拡散工程を利用して上記ｎ型シ
リコン層の底部にｐ型埋込層を埋めこみ、このｐ型埋込
層に接続する第１のｐ型領域とｎ型シリコン層表面の一
部に形成しコレクタとするとともに、ｐ型埋込層に対向
するように第２のｐ型領域をｎ型シリコン層の表面の他
の一部に形成してエミッタとすることにより、上記ｎ型
シリコン層をベースとする高ｆＴの縦形ｐｎｐトランジ
スタが得られ、前記目的を達成できる。
〔実施例１〕 第１図乃至第９図は一つの半導体基体をアイソブレーナ
分離し縦形のｐｎｐトランジスタとｎｐｎトランジスタ
を形成する場合の本発明の一実施例を示すものであって
、半導体装置の製造プロセスの工程断面図である。以下
、各工程に従って詳述する。
（１）第１図に示すように高比抵抗ｐ−型Ｓｉ　（シリ
コン）基板（サブストレート）１を用意し、ホトレジス
ト処理により部分窓開した酸化膜（ＳｊＯつ）２を通し
て、ドナ不純物、たとえばｓｂ　（アンチモン）をイオ
ン打込み法によって基板内に導入し、拡散してｎ＋型埋
込層３ａ　、３ｂを形成する。
（２］　第２図に示すように新たにホトレジスト処理し
た酸化膜４を通してアクセプタ不純物のＢ（ポロン）を
イオン打込み法により基板内に導入し、拡散してチャネ
ルストッパとなる部分にｐ型拡散層５を形成するととも
に、ｎ＋型埋込層３ａの表面の一部にｐ型埋込層６を形
成する。なお、上記ｎ＋型埋込層３ａ、３ｂ、ｐ型埋込
層６等は同じアニール工程で拡散されるものである。
（３）　表面に第３図に示すように形成したホトレジス
トマスク７を通してＢをイオン打込みし、ｐ型埋込層６
の一部及びストッパ部のｐ型層５に重ねて高濃度のｐ＋
型埋込層８を形成する。このあと表面の酸化膜４ホトレ
ジストマスク７を取り除く。
（４）全面に低濃度Ｐ（リン）をドープしたＳｉ（シリ
コン）をエピタキシャル成長させて厚さ１〜２μｍのｎ
−型Ｓｉ層９を形成し、第４図に示すよ５に前記ｎ＋型
埋込層、ｐ＋型埋込層を一部上方＼拡散させながら埋め
込む。次いでｎ−型Ｓｉ層の表面酸化膜（１０）又はホ
トレジストをマスクとしてＰ（リン）をイオン打込み法
によりｎ−型Ｓｉ層９に導入し、拡散してｎ型ウェル１
１ａ。
１１ｂを埋込層に達するように形成する。
（５）第５図に示すように表面に新たに形成した酸化膜
（５ｉｆｔ　）　１’２及び窒化膜（５ｒｓＮｉ　）ｉ
　３の一部をエッチし、これをマスクとしてＳｉ層９を
異方性エッチして溝１４をチャネルストッパｐ型層５の
上方位置にあける。この異方性エッチは基板の結晶面を
選び、アルカリエッチ液を使用することにより急峻な側
面をもつ溝１４を得る。
（６）　上記窒化膜１３を耐酸化マスクとして第６図に
示すようにシリコンの選択酸化を行い、上記溝部分にア
イソレーション酸化膜１５を形成する。
このアイソレーション酸化膜１５とｐ型層５とによって
互いに電気的に分離された領域９ａ　、　９ｂのうち、
９ａはｐｎｐ）ランジスタを形成するための領域となり
、９ｂはｎｐｎ）ランジスタを形成するための領域とな
る。
（７）　窒化膜を取り除き、第７図に示すように表面に
形成したホトレジストマスク１６により酸化膜１２の一
部を窓開してＢ（ボロン）をイオン打込み拡散すること
により、領域９ａの表面の一部にｐ型層１７．ｐ型層１
８を形成すると同時に領域９ｂの表面の一部にｐ型層１
９を形成する。このうちｐ型層１７はｐｎｐ）ランジス
タのエミッタとなり、ｎ型つェルｌｌａはベース、ｐ型
埋込層６．８はコレクタ、ｐ型層１８はコレクタ取出し
部となる。
（８）　新たに形成したホトレジストマスク２０により
第８図に示すように酸化膜１２の他の部分を窓開してＡ
ｓ　（ヒ素）等をイオン打込み法により導入し、拡散す
ることにより、領域９ａ表面の一部にベース取出し部と
なるｎ＋型層２１を形成すると同時に領域９ｂの表面の
一部にｎ＋型層２２゜ｎ＋型層２３を形成する。このう
ちｎ型ウェル１１ｂ表面のｎ＋型層２１はｎｐｎ　）ラ
ンジスタのコレクタ取出し部となり、ｐ型層１９はベー
ス、ｐ型層１９表面のｎ＋型層２３はエミッタとなる。
（９）酸化膜１２表面なＰＳＧ（リンシリケートガラス
）等の絶縁膜２４で覆った後、コンタクトホトエッチン
クし、アルミニウムを蒸着法（又はスパッタリングで被
着した後、アルミニウムの）（ターニングエッチを行う
ことにより第９図に示すように各領域にオーミックコン
タクトするアルミニウム電極２５を配設する。同図にお
いて、電極Ｂ、、Ｅ、、Ｃ，はｐｎｐ）ランジスタのベ
ース、エミッタ、コレクタ各電極、電極Ｃｔ　、Ｂｔ　
、’Ｅ２はｎｐｎ）ランジスタのコレクタ、ベース、エ
ミッタ各電極である。
第１０図は第９図における八−に切断部、すなわち縦形
１）ｎｌ））ランジスタの縦断面における不純物濃度プ
ロファイルを示すものである。
第１１図は横形ｐｎｐ）ランジスタの平面ノくターンを
、第１１Ａ図はそのＡ−Ｎ断面を示す。第１２図は縦形
ｐｎｐ）ランジスタの平面パターンを、第１２Ａ図はそ
の人−Ｎ断面を示す。同図、特に断面図でみられるよう
に横形トランジスタの場合はキャリヤの注入がｐ型拡散
層の側面接合の−狭い部分で行われるのに対し、縦形ト
ランジスタの場合はｐ型拡散層の平面接合の広〜１部分
で有効に行われるからコレクタ電流を充分に大きくとる
ことができる。このことは充放電時間を減少し高ｆＴが
実現でき、たとえばｆＴユ１００　ＭＨｚ程度とできる
。
また、ここで注目すべきことは、ｎ型ウェル１１ａを入
れることにより、縦型ｐｎｐ）ランジスタ、ベース幅Ｗ
Ｂを精確に決定しているということである。すなわち、
第１１図においては、ベース幅ＷＢはマスク合せ精度、
ホトレジスト加工精度等により大きく左右され、トラン
ジスタの性能が太きくばらつくのに対し、第１２図にお
いてはｎ型つェルｌｌａにより、ｐ型埋込層６とエミッ
タｐ型層１７の距離であるベース幅を精度よく決定する
ことができるのである。たとえば、ｐ型埋込層６が必要
以上に拡散されても、ｎ型ウェル１１ａにより、不必要
な部分は相殺され、必要なベース幅ＷＢだけを残すこと
ができる。ベース幅ＷＢを小さくて一定にできるため、
電流増幅率ｈｆｅを太きくしかも均一にできる。また、
ベース幅ＷＢはｎ型つェルｌｌａの不純物濃度を決定す
れば決まるため、任意の大きさに決定できる。すなわち
、ベース幅ＷＢを小さくできるため、遮断周波数ｆＴを
高くできる。また、このｎ型ウェル１１ａは、コレクタ
取出しｐ型層１８と、エミッタｐ型層１７の接触をも防
止している。これにより再現性よく、特性の均一な、し
かも高性能な縦型ｐｎｐ　）ランジスタを形成すること
ができる。
また、第１１図であられされる横形ｐｎｐ）ランジスタ
の素子サイズと第１２図に示される縦型ｐｎｐ　）ラン
ジスタの素子サイズとを比較した場合、本発明者の計算
によれば、縦型ｐｎｐ　）シンジスタのサイズは、横型
ｐｎｐ）ランジスタサイズの約０．４２倍にできる。
まｒ′、実用面で考えた場合本発明による縦型トランジ
スタを用いれば電流増幅率ｈｆｅが太きいため、利点が
ある。たとえば、第２０図定電流回路（カレントミラー
回路）を例に取った場合について説明す。
２個のｐｎｐ）ランジスタＱ＋−Ｑｈのエミッタ端子Ｅ
、、Ｅ、は電源電圧■。Ｃに接続されている。一方、各
ベース端子Ｂ、、Ｂ、は接続され、さらに配線Ｘにより
トランジスタＱ、のコレクタ端子に接続されている。各
トランジスタの電流増幅率をｈｆｅとすれば、■ＢＱＩ
　””　よりＱ２　”　ＩＢ　ｌ■ｏ−■８×ｈｆｅで
あることより、■ｉｎ　”　’ＣＱＩ＋２Ｉ、Ｉ。ｕｔ
　”　■ＢＱ２　×ｈｆｅ　とできる。
ＱＩ カレントミラ比Ｃは、 としてあられされる。このカレントミラ比Ｃは、理想的
には１であることが望しい。［１１式にみられるように
カレントミラ比は増幅率ｈｆｅに依存する。
すなわち、ｈ（ｅ＝　１０　の場合、カレントミラ比Ｃ
は、Ｃ＝　１．２となるのに対し、本発明の縦型１）ｎ
ｐ）ランジスタのように、ｈｆｅ−１００である場合は
、カレントミラーＣは、Ｃ＝１．０２となり、理想に近
い値となる。
すなわち、本発明の縦型ｐｎｐ）ランジスタを定電流回
路に使用すれば、すぐれたカレントミラ比を持った回路
が得られる。
〔効　果〕
実施例１で述べた本発明によれば下記のように効果がも
たらされる。
（１）　アイソプレーナ技術におけるチャネルストッパ
のためのｐ型拡散工程を利用することにより縦形ｐｎｐ
　）ランジスタのコレクタとなるｐ型埋込層６を特に新
たな拡散工程を加えることなく形成できる。
１２１ｐｎｐ）ランジスタのエミッタとなるｐ型層１７
及びコレクタ取出し部となるｐ型層１８はｎｐｎ）ラン
ジスタのベース口型拡散工程をそのまま利用することが
できる。
ｆ３１ｐｎｐ）ランジスタが縦形であることにより、コ
レクタ電流が同じ寸法の横形ｐｎｐ）？ンジスタに比し
て大きくとることができる。
（４）　上記ｔ３１より横形ｐｎｌ））ランジスタでは
十分な駆動電流を得るため並列接続して使用する必要が
あるが、縦形ｐｎｐ）ランジスタでは第２１図に示すよ
うにｈｆｅがよいため単独使用が可能である。
１５１　縦形ｐｎｐ）ランジスタは横形ｎｐｎ）ランジ
スタに比してセルサイズを小さくとることができ、面積
をたとえば１／２に減縮することが可能である。このこ
とは第１１図に示した横形ｐｎｐトランジスタ平面パタ
ーンと第１２図に示した縦形ｐｎｐ）ランジスタの平面
パターンを対照すれば明らかである。
＋６１　ｎ型ウェル層を形成することによりコレクタと
なるｐ型埋込層６及びコレクタ取出し部１８及びこれに
接続するｐ＋型埋込層８がエミッタとなるｐ型層との接
触を避けることができる。
＋７１　＋６１により、縦形ｐｎｐ　）ランジスタのベ
ース幅ＷＢを高精度に制御でき、高性能なトランジスタ
を再現性よく形成することができる。
（８）　縦形ｐｎｐ）ランジスタを使用することにより
回路構成が容易となる。ｐｎｐ　）ランジスタを相補的
に使うカレントミラー回路ではｈｆｅを依存性が太き（
、ｈｆｅが小さいときカレントミラー比が低下するが、
本発明の縦形ｐｎｐ　）ランジスタではｈｆｅが高いた
め十分なカレントミラー比が得られる。
（９１縦型ｐｎｐ）ランジスタの動作領域は基板内部に
あることより、界面イオンの影響を受けないことより、
雑音指数（ＮＦ♀が向上する。
〔実施例２〕 第１３図は一つの半導体基体を溝により分離し、縦形の
ｐｎｐ）ランジスタ、縦形のｎｐｎ）ランジスタ及びＩ
　ＩＬ（注入集積論理）を形成する場合の本発明の一実
施例を示すものであって、半導体装置の完成時の形態の
断面図である。
１は共通のｐ−型Ｓｔ基板である。３ａ　、　３ｂ　。
３ｃはｎ＋型埋込層である。６はｐ型埋込層、８はｐ＋
型埋込層でこれらはアイソレーション部（チャネルスト
ッパ）ｐ型層５と同じ工程で形成される。
１４はアイソレーション用溝でこれはアイソブレーナプ
ロセスの溝形成と同様にしてあげることができる。なお
、この実施例２ではｎｐｎ　）ランジスタのコレクタ取
出し部（ｎ’＋型層２２）を形成する部分に溝５を延長
して広く形成してあり、このことにより、コレクタ取出
しｎ＋型拡散を深くしなくてすむ。縦形ｐｎｐ　トラン
ジスタを構成するエミッタｐ型層１７．コレクタ取出し
ｐ型層１８はｌＩｌ形ｎｐｎトランジスタのベースｐ型
拡散層１９と同時に形成する。ｐｎｐ）ランジスタのベ
ース取出し部ｎ＋型層２１はｎｐｎ）ランジスタのエミ
ッタｎ＋型拡散層２３、コレクタ取出し部２２と同時に
形成する。
ＩＩＬ部において、インジェクタｐ型層２Ｇ。
インバースｎｐｎ）ランジスタのベースｐ型層２７はｎ
ｐｎ　）ランジスタのベースｐ型拡散と同時に形成する
。インバースｎｐｎ）ランジスタのマルチコレクタ２８
はｎｐｎ）ランジスタのエミッタｎ＋型拡散と同時に形
成する。
実施例２で示される半導体装置における効果は実施例１
で述べた場合と同様であり、さらに溝を用いたアイソレ
ーション構造の場合、そしてＩＩＬを共存させる場合に
も本発明は同様に有効であることを示すものである。
〔実施例３〕 第１４図乃至第１９図は一つの半導体基体に一部ショノ
トギバリア電極で構成される縦形ｐｎｐトランジスタと
ｎｐｎ　）ランジスタとを形成する場合の本発明の一実
施例を示す半導体装置製造プロセスの要部工程断面図で
ある。
ｆｉｌ　第１４図はｐ−型Ｓｉ　基板１上にｎ＋型埋込
層３ａ、３ｂ、ｐ型埋込層６，８、アイソレーションｐ
＋型層５及びエピタキシャルｎ−ｍ５ｉｉ９を形成した
状態を示す。（実施例１の１１）〜（４）を参照） （２）酸化膜１２．窒化膜１３をマスクに第１５図に示
すように溝５をあける。この溝５のうち一部の溝５ａは
ｐｎｐ　）ランジスタのベース分離用溝となり、溝５ｂ
はｎｐｎ）ランジスタのコレクタ分離用の溝としてあげ
られ、他の溝５ｃはアイソレーション（素子分離）用溝
としてあげられる。
（３）　上記窒化膜１３をマスクとして選択酸化を行い
、第１６図に示すように溝内にアイソレーション酸化膜
１５を形成し、ｐｎｐ　）ランジスタ形成のための領域
９ａとｎｐｎ　）ランジスタ形成のための領域９ｂを分
離する。
（４）　窒化膜１３を取り除き、酸化膜１２の一部を窓
開してＰ（リン）をイオン打込み法により導入し拡散す
ることにより、第１７図に示すようにｐｎｐ　トランジ
スタのベース取出しｐ＋型層２１及びｎｐｎ　トランジ
スタのコレクタ取出しｎ＋型層２２を形成する。これら
はｎ＋型埋込層３ａ。
３ｂを介してペースｎ−型領域９ａ、コレクタｎ−型領
域９ｂに接続されている。
（５Ｊ　酸化膜１２の一部を窓開し、Ｂ（ボロン）イオ
ン打込み法により導入し、拡散することにより、第１８
図に示すようにｐｎｐ　）ランジスタのエミッタｐ型層
１７をｐ＋型埋込層８に接続するように形成し、同時に
ｎｐｎ　）：ｔンジスタベースｐ型層１９を形成する。
＋６１ｇ１９図に示すようにｎｐｎ）ランジスタのベー
スｐ型層１９の表面の一部Ｋ　Ａｓイオンをイオン打込
み法により導入し拡散してエミッタｎ＋型層２３を形成
する。このエミッタ拡散と同時にｐｎｐトランジスタの
ベース取出しｒ＋型層２１、ｎｐｎトランジスタのコレ
クタ取出しｎ九°型層２２０表面抵抗を下げるｎ＋型拡
散を行ってもよい。
さいごにコンタクトホトエツチングしてアルミニウムを
スパッタリング法により被着させ、バターニングエッチ
を行なってアルミニウム電極２５を形成する。このうち
、ｐｎｐ）ランジスタのｎ−型Ｓｉ層９ａ表面に直接に
アルミニウムを４７０℃で合金させることにより、ここ
にショットキバリアメタルが形成される。一方、ｎ＋型
層２１に接触する電極はベース電極Ｂ、となり、エミッ
タｐ型層１７に接触する電極はエミッタ電極となり、Ｓ
ＢＤをコレクタ部とするｐｎｐ　）ランジスタが完成す
る。
〔効　果〕
（１）　縦形構造であるため縦方向成分をコレクタ電流
として利用でき、同一■ＢＥに対して動作時定数τ、を
小さくでき遮断周波数ｆＴ　を大きくすることができる
。
（２）　コレクタ半導体領域の代りにショットキバリア
メタルにより置換されているためのショットキバリアメ
タルからベース領域への少数キャリア注入が実質的に無
視できるようになり、スイッチング速度の低下が生じな
い。
（３１通常の横形ｐｎｐ　）ランジスタに比して素子面
積を小さくできる。
（４）　上記［１１〜（３）よりｐｎｐ　）ランジスタ
、ｎｐｎトランジスタによる相補回路、特に高周波回路
に利用すれば効果が大である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
〔利用分野〕
本発明はリニアＩＣ，デジタルＩＣ，全般に適用するこ
とができる。
【図面の簡単な説明】
第１図乃至第９図は本発明の一実施例を示す半導体装置
製造プロセスの工程断面図である。 第１０図第９図におけるＡ−Ｎ断面部に対応する不純物
濃度分布曲線図である。 第１１図及び第１２図は在来の横形１）ｎｌ））ランジ
スタと本発明の縦形ｐｎｐ）ランジスタのパターンを対
比する平面図、第１１Ａ図及び第１２Ａ図は第１１図、
第１２図におけるＡ−Ｎ断面図である。 第１３図は本発明の他の実施例を示す半導体装置完成時
の縦断面図である。 第１４図乃至第１９図は本発明の他の一実施例を示す半
導体装置製造プロセスの要部工程断面図である。 第２０図はｐｎｐ　）ランジスタを使用したカレントミ
ラー回路図である。 第２１図は横形ｐｎｐ）ランジスタと縦形ｐｎｐトラン
ジスタのｈｆｅ−コレクタ電流曲線図である。 １　・＝　１）−型Ｓｉ基板、２・・・酸化膜、３ａ、
３ｂ・・・ｎ＋型埋込層、４・・・酸化膜、訃・・ｐ型
拡散層（チャネルストッパ）、６・・・ｐ型埋込層、７
・・ホトレジストマスク、８・・ｐ＋型埋込層、９・・
・エピタキシャルｎ−型Ｓｉ層、１０・・・酸化膜、ｌ
ｌａ。 １１ｂ・・・ｎ型ウェル、１２・・・酸化膜、１３・・
・窒化膜、工４・・・溝、１５・・アイソレーション酸
化膜、１６・・・ホトレジストマスク、１７・・・エミ
ッタｐ型層、１８・・・コレクタ取出しｐ型層、１９・
・・ベースｐ型層、２０・・・ホトレジスト膜、２１・
・・ペース取出しｎ＋型層、２２・・・コレクタ取出し
ｎ＋型層、２３・・・エミッタｎ＋型層、２４・・・Ｐ
ＳＧ膜、２５・・・アルミニウム電極、２６・・・イン
ジェクタｐ型層、２７・・・ベースｐｍ層、２８・・・
マルチコレクタｎ＋型層。 第１１図 Ｌ−Ｐ７ＬＰ　１！３ 第１１Ａ図 第１２図 Ｖ−Ｐ７ＬＰ７７β５ 第１２Ａ図

Claims (1)

  1. 【特許請求の範囲】 １、＃導体基体表面罠半導体酸化膜又は溝により分離さ
    れたｎ型半導体領域を形成し、このｎ型半導体領域をベ
    ースとする縦形ｐｎｐ　）ランジスタを形成するにあた
    って、上記半導体酸化膜又は溝の直下にチャネルストッ
    パとしてのｐ型層形成のためのｐ型拡散を利用して上記
    ｎ型半導体領域の底部にｐ型埋込層を埋めこみ、このｐ
    型埋込層に接続する第１のｐ型頭域をｎ型半導体領域表
    面の一部に形成してコレクタとするとともに、ｐ型埋込
    層に対向するように第２のｐ型頭域をｎ型半導体領域の
    表面の他の一部に形成してエミッタとすることを特徴と
    する半導体装置の製造方法。 ２、　上記半導体基体の他のｎ型半導体領域にｎｐｎト
    ランジスタを形成し、そのベースｐ型拡散工程を利用し
    てｐｎｐ）ランジスタのエミッタのためのｐ型頭域及び
    コレクタ取出しのためのｐ型頭域を形成する特許請求の
    範囲第１項に記載の半導体装置の製造法。 ８、半導体基体表面に半導体酸化膜又は溝により分離さ
    れたｎ型半導体領域を形成し、このｎ型半導体領域をペ
    ースとする縦形ｐｎｐ）ランジスタを形成するにあたっ
    て、上記半導体酸化膜又しま溝の直下にチャネルストツ
    ノく形成のためのｐ型拡散を利用して上記！ｌ型半導体
    領域の底部にｐ型埋込層をつくり、このｐ型埋込層に接
    続するｐ型頭域をｎ型半導体領域表面の一部に形成して
    エミッタとするとともに、ｐ型埋込層に対向するｎ型半
    導体領域表面の他の一部にショットキノ（リア電極をコ
    レクタとして形成することを特徴とする半導体装置の製
    造方法。 ４、同じ半導体基体の他のｎ型半導体領域にｌｐｎトラ
    ンジスタを形成し、そのベースｐ型拡散工程を利用して
    ｐｎｐ）ランジスタのエミッタ取出しのためのｐ型頭域
    を形成する特許請求の範囲第３項に記載の半導体装置の
    製造方法。
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