JPS60169946A - Task control system - Google Patents
Task control systemInfo
- Publication number
- JPS60169946A JPS60169946A JP2537684A JP2537684A JPS60169946A JP S60169946 A JPS60169946 A JP S60169946A JP 2537684 A JP2537684 A JP 2537684A JP 2537684 A JP2537684 A JP 2537684A JP S60169946 A JPS60169946 A JP S60169946A
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- JP
- Japan
- Prior art keywords
- task
- register
- control
- priority
- executed
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Abstract
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は計算機システムの複数タスクの実行を制御する
タスク制御方式に係り、特に実行するタスクの切替えを
高速に行うため、タスク制御ブロック（タスクに対応し
て設けられ、そのタスクに関連する情報や資源の状態を
示す情報を含むブロックで、タスクの制御に用いられる
）への高速アクセスを可能とするタスク制御方式に関す
る。Detailed Description of the Invention (a) Technical Field of the Invention The present invention relates to a task control method for controlling the execution of multiple tasks in a computer system. The present invention relates to a task control method that enables high-speed access to a block that is provided corresponding to a task and contains information related to the task and information indicating the status of resources, and is used for controlling the task.
（ｂ）従来技術と問題点
計算機システムにおいて或タスクを実行する場合、まず
そのタスクに対応するタスク制御ブロックを獲得し、そ
の情報に基づいてタスク実行を行っている。このタスク
制御ブロックは主記憶上に動的にリスト構造で記述され
ている。従って実行されるタスクが切り替わる場合、次
に実行されるタスクのタスク制御ブロックを得るために
は、主記憶上で前記リスト構造で記述されているタスク
制御ブロックを順次たぐることが必要となる。このため
実行されるタスクが切り替わる毎に前記リストを始から
たぐる動作を繰り返すため必要とするタスク制御ブロッ
クの獲得に時間がかかる。このタスク制御ブロックを獲
得しないとタスクの実行が出来ないため、タスク制御ブ
ロックの獲得に時間がかかることはタスクの実行が遅（
なることを意味しており、計算機システムの効率を低下
させるという欠点がある。(b) Prior Art and Problems When a certain task is executed in a computer system, a task control block corresponding to the task is first obtained, and the task is executed based on the information. This task control block is dynamically written in the main memory in a list structure. Therefore, when the task to be executed changes, in order to obtain the task control block of the task to be executed next, it is necessary to sequentially traverse the task control blocks described in the list structure on the main memory. Therefore, it takes time to acquire the necessary task control blocks because the operation of going through the list from the beginning is repeated every time the task to be executed changes. The task cannot be executed unless this task control block is acquired, so if it takes time to acquire the task control block, the task execution will be slow (
This has the disadvantage of reducing the efficiency of the computer system.
（Ｃ）発明の目的
本発明の目的は上記欠点を除くため、計算機システムが
複数のタスクの実行を行う時、実行するタスクが切り替
わる場合に当該タスクのタスク制御ブロックに対する高
速なアクセスを可能とすることにより、タスクの切替処
理を高速に行えるタスク制御方式を提供することにある
。(C) Object of the Invention An object of the present invention is to eliminate the above-mentioned drawbacks by enabling high-speed access to the task control block of a task when a computer system executes a plurality of tasks and the task to be executed is switched. Accordingly, it is an object of the present invention to provide a task control method that can perform task switching processing at high speed.
（ｄ）発明の構成
本発明の構成は計算機システムで複数タスクの実行を制
御するタスク制御方式であって、実行すべきタスクの実
行可能状態を示す制御フラグと、実行に対する優先度を
示す記述と、タスク制御ブロックの格納域を示すポイン
タとを格納する管理テーブルと、該管理テーブル内の前
記制御フラグ及び優先度から実行すべきタスクを判定す
る手段と、該判定手段の判定に基づき実行すべきタスク
に対応するタスク制御ブロックの格納域を示すポインタ
のアドレスを計算する手段とを設け、該計算手段が計算
したアドレスのポインタを続出して直接必要とするタス
ク制御ブロックにアクセスするよう制御するものである
。(d) Structure of the Invention The structure of the present invention is a task control method for controlling the execution of multiple tasks in a computer system, which includes a control flag indicating the executable state of the task to be executed and a description indicating the priority for execution. , a management table storing a pointer indicating a storage area of a task control block, means for determining a task to be executed from the control flag and priority in the management table, and a task to be executed based on the determination by the determination means. means for calculating the address of a pointer indicating a storage area of a task control block corresponding to a task, and controlling the pointer to the address calculated by the calculation means to directly access the required task control block. It is.
（ｅ）発明の実施例
本発明はタスク制御ブロックに対するアクセスを高速化
するため、主記憶上のタスク制御ブロック格納域を示す
ポインタと、タスク実行制御情報として優先度及び実行
可能か否かを示す制御フラグとを持つ管理テーブル及び
前記実行制御情報から実行順序を判断する制御回路を用
意したもの、である。(e) Embodiments of the Invention In order to speed up access to a task control block, the present invention provides a pointer indicating the task control block storage area on the main memory, and task execution control information indicating the priority and whether or not it is executable. A management table having control flags and a control circuit for determining the execution order from the execution control information are prepared.
図は本発明の一実施例を説明するブロック図である。管
理テーブル１は当該タスクが実行可能か否かを示す制御
フラグを格納するレジスタ４と、各タスクの優先順位を
記述するレジスタ５と、各タスク制御ブロック（ＴＣＢ
）の主記憶上の格納域を示すポインタが格納されるレジ
スタ６から構成される。ここで例えばレジスタ４では“
０″はタスク実行不可を示し、′ビはタスク実行可能を
示すものとする。そしてレジスタ５では優先順位ヲ“１
″、１０１″、００１″の如く定めると、レジスタ５の
読出しサイクル毎に順次優先順位を指示することが出来
る。レジスタ６ではタスクｊｌｉｌＪ御ブロックの主記
憶上の格納域を示すポインタがタスク制御ブロックの作
成された順にボインク＃１１ポインタ＃２、ポインタ＃
３、ポインタ＃４の如く順に格納されている。制御回路
２は判定回路７とアドレス計算回路８より構成される。The figure is a block diagram illustrating an embodiment of the present invention. The management table 1 includes a register 4 that stores a control flag indicating whether or not the task is executable, a register 5 that describes the priority of each task, and each task control block (TCB).
) in the main memory. For example, in register 4, “
0" indicates that the task cannot be executed, and 'bi indicates that the task is executable.Then, in register 5, the priority level is set to "1".
", 101", 001", it is possible to sequentially specify the priority order for each reading cycle of register 5. In register 6, the pointer indicating the storage area in the main memory of the task jlilJ control block is the task control block. Boink #11 Pointer #2, Pointer #2 in the order of creation
3. They are stored in order like pointer #4. The control circuit 2 is composed of a determination circuit 7 and an address calculation circuit 8.
判定回路７はレジスタ４から“１″で示される実行可能
なタスクを選択し、その中からレジスタ５が“１″で示
す優先順位の高いタスクを選択する。The determination circuit 7 selects an executable task indicated by "1" from the register 4, and selects a high priority task indicated by "1" in the register 5 from among them.
アドレス計算回路８は判定回路７の選択したタスクに相
当するレジスタ６上のポインタのアドレスを計算し、例
えばレジスタ６から該当する号ミインタ＃２を続出ず、
このポインタ＃２は主記憶上のタスク制御ブロック格納
域３におけるタスク制御ブロックＴＣＢ＃２のアドレス
を示すため直ちに必要とするタスク制御プロ・ツクＴＣ
Ｂ＃２を読出すごとが出来る。The address calculation circuit 8 calculates the address of the pointer on the register 6 corresponding to the task selected by the determination circuit 7, and, for example, does not sequentially output the corresponding number pointer #2 from the register 6,
This pointer #2 indicates the address of the task control block TCB #2 in the task control block storage area 3 on the main memory.
It is possible to read B#2 every time.
（ｆ）発明の詳細
な説明した如く、本発明は主記憶上にリスト構成で記述
されているタスク制御ブロックを始力１らたぐることな
く直接必要とするタスク制御ブロックにアクセスして読
出すことを可能とするため、計算機システムで複数のタ
スクの実行制御を行う場合、実行制御すべきタスク制御
ブロックに対し高速アクセスを実現し、実行タスクの高
速切替を行うことが出来る。(f) As described in the detailed description of the invention, the present invention provides a method for directly accessing and reading a necessary task control block without going through the initial process of task control blocks written in a list structure on the main memory. Therefore, when controlling the execution of a plurality of tasks in a computer system, it is possible to achieve high-speed access to the task control block whose execution is to be controlled, and to perform high-speed switching of execution tasks.
図は本発明の一実施例を説明するブロック図である。
１は管理テーブル、２は制御回路、３はタスク制御ブロ
ックの格納域、４，５．６はレジスタ、７は判定回路、
８はアドレス計算回路である。The figure is a block diagram illustrating an embodiment of the present invention. 1 is a management table, 2 is a control circuit, 3 is a storage area for task control blocks, 4, 5.6 are registers, 7 is a judgment circuit,
8 is an address calculation circuit.
Claims (1)
ク制御方式であって、実行すべきタスクの実行可能状態
を示す制御フラグと、実行に対する優先度を示す記述と
、タスク制御ブロックの格納域を示すポインタとを格納
する管理テーブルと、該管理テーブル内の前記制御フラ
グ及び優先度から実行すべきタスクを判定する手段と、
該判定手段の判定に基づき実行すべきタスクに対応する
タスク制御ブロックの格納域を示すポインタのアドレス
を計算する手段とを設け、該計算手段が計算したアドレ
スのポインタを読出して直接必要とするタスク制御ブロ
ックにアクセスするよう制御することを特徴とするタス
ク制御方式。A task control method for controlling the execution of multiple tasks in a total W-tl system, which includes a control flag indicating the executable state of the task to be executed, a description indicating the priority for execution, and a storage area for the task control block. a management table storing a pointer indicating the control flag; and means for determining a task to be executed based on the control flag and priority in the management table;
and means for calculating the address of a pointer indicating a storage area of a task control block corresponding to a task to be executed based on the determination by the determining means, and reading the pointer of the address calculated by the calculating means to directly perform the required task. A task control method characterized by controlling access to control blocks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2537684A JPS60169946A (en) | 1984-02-14 | 1984-02-14 | Task control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2537684A JPS60169946A (en) | 1984-02-14 | 1984-02-14 | Task control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169946A true JPS60169946A (en) | 1985-09-03 |
Family
ID=12164126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2537684A Pending JPS60169946A (en) | 1984-02-14 | 1984-02-14 | Task control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169946A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105241A (en) * | 1985-09-17 | 1987-05-15 | コ−デツクス・コ−ポレ−シヨン | Sequence controller for data processor |
| JPH0228805A (en) * | 1988-07-19 | 1990-01-30 | Nkk Corp | Computer control method and program control device |
-
1984
- 1984-02-14 JP JP2537684A patent/JPS60169946A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105241A (en) * | 1985-09-17 | 1987-05-15 | コ−デツクス・コ−ポレ−シヨン | Sequence controller for data processor |
| JPH0228805A (en) * | 1988-07-19 | 1990-01-30 | Nkk Corp | Computer control method and program control device |
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