JPS6015570A - デイジタル回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル回路試験装置に関する。

ディジタル回路は入力ディジタル信号に応じて所定の出
力ディジタル信号を与える装置である。かかるディジタ
ル回路は通常はディジタルメモリ回路、又はディジタル
論理回路のいずれかの形態をなすものである。特に、デ
ィジタルメモリ回路は各種のメモリ要素にディジタルデ
ータを記憶する装置であり、前記要素はメモリアドレス
信号に応じて読出すためにアクセスされ得るものである
。乱アクセスメモリ回路においては、メモリ要素に記憶
されたデータは電気装置により所定の新しいデータに従
って変更され得る。読出し専用メモリにおいては、記憶
されたデータは電気装置によって可逆的に変更され得な
い。

一方、ディジタル論理回路は、通常はデータ処理システ
ムに見−出される装置で′、所定の論理計算側に従って
ディジ・タル入力データをディジタル出力データに処理
するために与えられる。かかる論理回路は一般に順序回
路と組合わせ回路との２種類に分類される。順序論理回
路はクロック化メモリ要Ｒ（又はクロック化しジスダ）
を備え、そしてこれ等のメモリ要素に制御タイミングを
供給する外部クロックに同期してこれ等の所定の論理機
能又は計算を実施する。組合わせ′論理回路は如何なる
メモリ要素も持たず、又、何等のクロック化タイミング
制御も要求しないが、通常、新しいデータはクロックの
新しいサイクル毎に組合わせ論理回路に入力として入り
、前記のクロックは同じデータ処理システムにおける順
序論理回路の動作を制御する。従って、いずれにしても
、クロックの各サイクルにおいて論理回路は所定の規則
に従ってディジタルデータに関する所定の計算動作を実
施する。

クロックの所与のサイクルに与えられる入出力データは
、各々入力ワード及び出力ワードと一般に呼ばれる、各
々、入出力ビットグループの形態をなす。所与のサイク
ルの出力データは、そのサイクルの（組合わせ論理）及
び／又は初期サイクルの、又は複数の初期サイクルの（
順序論理）入力データを処理する所望の結果に対応する
ことが出来る。

しかしながら、従来の方法によシ製造された論理回路は
、望ましくない論理的障害、即ち、スタック欠陥（入力
信号とは無関係に不適切に常時オン又は常時オフのトラ
ンジスタ）などの回路の欠陥によって惹起される、変換
則によって規定された所定の出力からの実際の出力デー
タワードの若干のずれを与える。

試験を容易にする論理回路自身の如何なる特殊設計も必
要としない１つの試験方法は、多くの所定の入力ワード
（試験ベクトル）のシーケンスを単に送出し、且つ、各
々のかかる入力ワードのだめの論理回路の出力応答ツー
下を対応する予測された無欠陥ワードと比較することで
与えられる。かかる出力応答ワードのビットと対応する
予測されたワードの対応するビットとのずれは論理回路
における少なくとも１つの論理欠陥の存在を示すもので
ある。この方法の主要な欠点としては、余分のハードウ
ニ平に必要な余分のコスト及び要求されるテストベクト
ルを生成し、且つ記憶するのに必要な余分の動作時間、
及び出力ワードの全てを予測されたワードの対応するも
のに比較するのに必要な動作時間の余分のコストなどが
考えられる。後者の欠点は、かかる試験ベクトルの必要
数が、論理回路の欠陥を高い確率で（通常は少なくとも
８０％）検出するためには、即ち、欠陥検出を十分可能
にするためには、数百又は数千のオーダであるという理
由から、特に厳しいものである。

従って、論理欠陥の有無を検出する試験を容易にする様
に論理回路自身を特別に設計する種々の方法がこれまで
に提案されている。

一般に、これ等の方法には、例えば、１９８２年３月］
り日にアール・ビー・ダウイドソン（Ｒ，Ｐ、　Ｄａｖ
ｉｄｓｏｎ　）に付与された［データ圧縮回路を含むＬ
Ｓ１回路論理構造Ｊ（ＬＳＩＣｉｒ−ｃｕｉｔ　ＬＯｇ
ｉｃ　５ｔｒｕｃｔｕｒｅ　Ｉｎｃｌｕｅｄｉｎｇ　Ｄ
ａｔａＣｏｍｐｒｅｓｓｉＯｎ　Ｃ１ｒｃｕｉｔｒｙ　
）と題する米国特許第４．．３２０，５０９号に詳述さ
れた、試、験のだめに直接アクセス可能な比較的多数の
内部回路ノードを与える回路番設計し、一方、必要に応
じて２〜３の付加的な外部アクセス端子又はピンを回路
に伺加する方法が含−止れる。

特に、１９７４年１月１日イー・ビー・エイヘルパーカ
（Ｅ、　Ｂ、　Ｅｉｃｈｅｌｂｅｒｇｅｒ　）に付与さ
れた「レベル敏感論理システム」（Ｉ、、ｅｖｅｌＳｅ
ｎｓｉｔｉｖｅ　ＬＯｇｉｃ　Ｓｙｓｔｅｍ　）と題す
る米国特許第３，７８３．．２５４号には、選択された
内部ノードに関係する全てのラッチが１つ以上の直列シ
フトレジスタへと構成され、該レジスタからデータが前
記ラッチ回路から逐次シフトされて読出され、且つ予測
される無欠陥応答と比較され得る試験モードに配置可能
な論理回路が開示されている。この方法の１つの重要な
欠点は、該方法がその完全な定格動作速度では回路を試
験せず、従って高周波（交流）は検出出来ないという点
にある。又、本方法に従う試験は、比較的長い出力ビツ
ト流をビット毎に検討する必要があるために、時間がか
かるものである。

試験可能性を改良する他の方法には、動作中の異なる時
刻に１つ以上の所与の内部ノードに存在するパリティ信
号をサンプリンタし、各ノードに対してパリティ信号を
共に算術的ぐＣ加えて各ノードに対して時間圧縮パリテ
ィヒツトを形成することにより長さが１ビット以上の特
徴ワードを生成する方法が含゛走れる。

かかる方法は、例えば、前記の特許第４，３２０．５０
９号に記載されている。各ノードに対するかかる圧縮パ
リティビットの記号列により形成される生じた特徴ワー
ドと予測された無欠陥特徴ワードとの間の差異は内部ノ
ードの各々にデータに関する所望の誤シ情報を供給する
。本方法の重要な欠点は、該方法は非常に多くの伺加的
なアクセス端子を要求し、又、（＝ｊ加された試験回路
自体のそれ自身の誤りに対する試験は容易には達成され
ないという点にある。

更に、ディジタルメモリ回路の試験においては類似の、
そして他の問題が発生する。かかるメモリ回路では、一
般にパターンに依存する欠陥が発生する。即ち、一定の
記憶要素における誤シは、次にメモリの他の要素に記憶
されるデータの瞬時パターンに従って発生し、もしくは
発生しない。従って、障害をめる試験メモリ回路は、同
様の大きさの論理回路における障害をめる試験よシもむ
しろはるかに複雑な問題を一般に与える。

従って、従来の方法の問題点を軽減するディジタル回路
の障害検出を可能にする装置を与えることが望まれる。

これは、回路動作の各サイクルにおいてディジタル回路
への入力デイシタル信号を受ける第１の複数個の入力端
子と、かかる各サイクルにおいてディジタル回路からの
出力ディジタル信号を送出する第２の複数個の出力端子
とを有するディジタル回路と、正常な入力ディジタル信
号と出力信号の両者を受け、ディジタル回路の入力端子
に正常回路動作の各サイクルにおいて正常な入力信号を
送出し、そしてディジタル回路の障害を検出する複数個
のサイクルを有する試験動作の逐次サイクルにおいてデ
ィジタル回路の入力端子に出力信号を送出する入力マル
チプレクサ装置とを与えることにより本発明に従って実
現される。

本発明は、ディジタル論理回路などのディジタル回路に
対する障害検出範囲の確率（「障害範囲」）が多くのサ
イクル（通常は１対の１６ビツト数を乗することが出来
る乗算器論理回路に対する約２５０個のかかるサイクル
）の試験動作を実施するフィードバック装置により与え
られ、前記サイクルにおいて各サイクルのディジタル回
路出力は次の引続くサイクルに対するディジタル回路の
入力としてフィードバックされるという事実の発見に基
づいて与えられる。試験動作の初期サイクルにおいて、
ディジタル回路への入力は所定のワードであシ、そして
試験動作の最終サイクル中はディジタル回路の出力ワー
ドは所定の期待された（障害のない）出力ワードと比較
される。試験動作の最終サイクル中のディジタル回路の
出力ワードの任意のビットと期待された出力ワードの対
応するビットとの間の差異はディジタル回路における少
なくとも１つの障害の存在を示す。テイジタル回路はメ
モリ回路又は論理回路のいずれかの形態をなすことが出
来る。

かくして、本発明の実施例に従って、入力データワード
を受けるデータ入力端子と出力データワードを送出する
データ出力端子とを有するディジタル回路は入力マルチ
プレクサを有し、該マルチプレクサは、正常動作の各サ
イクルにおいて、正常のデータ入力ワードがディジタル
回路のデータ入力端子への入力として流れることを可能
にし、そして、試験動作の初期サイクル（又は複数の初
期サイクル）中に、所定の試験入力データワード（又は
複数のワード）がディジタル回路のデータ入力端子への
入力として流れることを可能にし、更に、入力マルチプ
レクサはディジタル回路のデータ出力端子へフィードバ
ックデータプロセッサを通して接続され、とれにより、
試験動作中の上記の初期サイ゛クル後は、ディジタル回
路のデ−タ出力端子により送出される出力データはディ
ジタル回路のデータ入力端子への試験入力データとして
フィードバックプロセッサを通して帰還される。更に、
特徴検出器が与えられ、該検出器はディジタル回路の出
力データワードを受容し且つ検出するように接続され、
そして、試験動作の所定サイクル中にデ°イシタル回路
の出力ワードデータの各ビットを期待された出力データ
の対応するビットと比較するように接続され、これによ
シ、特徴検出器は、テスト動作の所定サイクル中にディ
ジタル回路の出力データワードの各ビットが所定の期待
された出力データワードの対応するビットに等しい場合
、そしてその場合にのみ肯定特徴検出器出力信号を生成
する。

本発明の特定の実施例においては、論理回路は、ｎビッ
トを有する入力カードの形態にあり、２の補数の２進表
示で各々の入力２進数を各々が表わす２つの入力２進数
の算術積を計算する乗算器論理回路の形態を取る。

「２の補数」により、最上位ビットは通常の−１ ２進表示における２　よりむしろ−２ の重みを有し、そして残るビットは通常の２進表示の場
合と同じ重みを有するということが意味される。乗算器
回路は個数が旦の複数個の出力端子を持ち、即ち、各出
力ワードはｎビットを有する。乗算器回路は、又、（２
ｒＩ＋１）個の複数の異なる入力端子を持ち、即ち、三
入力端子の１組は入力データとして２進数の１つ（被乗
数）を受け、四入力端子の他の組は入力データとして２
進数の他のもの（乗数）を受け、そして１つの入力制御
端子は高次の制御信号を受容する。この高次の制御信号
は、乗算器論理回路により計算された、２の補数の２進
表示における算術積の第１の（最上位の）二ビットと第
２の（最下位の）へビットとの間の信号を乗算器回路の
出力端子において選択し送出する。入力マルチプレクサ
は論理回路に入力データ゛を送出するように配列され、
従って乗算器回路の正常な計算動作中に乗算器回路の入
力端子の１グループはチップの主要人力から、２進数の
１つを受け、その他のグループは２進数のその他の部分
を受け、そして１つの入力制御端子は高次の制御信号を
受容する。入力マルチプレクサは、更に、乗算器回路の
多くのサイクルの試験動作中に（通常は、同じ障害検出
確率に必要となる試験ベクトルの数にほぼ個数的に等し
い）、各サイクル中の乗算器期路の出力の四ビットが所
定のファンアウト数と共に帰還され、後続サイクルに供
される回路への入力の２　ｎ　＋１ビツトとなるように
配置される。しかしながら、試験動作の最初の初期３サ
イクル中は所定の入力ワードが乗算器回路の２ｎ＋１入
力端子へマルチプレクサを通して供給される。約２にサ
イクルの後、試験動作はその最終サイクルを行い、次に
特徴検出器がサイクルのカウンタによシ使用可能にされ
、これによシその瞬間の論理回路の出力ワードは正しい
出力ワード、即ち、２進表示の所望の算術積（被乗数と
乗数との）の期待された無障害値と徐々に比較される、
次に、論理回路の出力ワードの全てのビットが期待され
たワードの対応するビットと一致すると、又その場合に
限って、肯定的な特徴検出器出力信号（１ビツトの）が
出力ラッチにラッチされ、これにより乗算器回路の論理
障害の検出の欠如が、従ってかかる障害の可能な実際の
欠如が表示される。

第１図に示すように、本発明の特定の実施例に従う試験
装置を有する乗算器回路は乗算器論理回路１００、及び
クロック発生装置１１０、入力マルチプレクサ２００、
フィードバックプロセッサ装置２１０．８段２進カウン
タ３００、特徴検出装置４００、そして出力ラッチ５０
０とからなる。マルチプレクサ２００は２進試験動作指
令信号Ｔに応じて、以下に完全に記載されるように、入
力ｈＯ及びｈｏ′、入力色及びｙ′、そしてＬ及びｙ′
の間を各々選択して乗算器回路１００の入力端子ＨＯ，
Ｘ、及びＹに襠れを送出する。乗算器の論理回路１００
は、各々、データ入力端子Ｘ及びＹの第１及び第２グル
ープにおいて入力を受けるように配置される。外部クロ
ックパルスシーケンスφはクロック発生装置１１０を駆
動し、該発生装置は外部クロック信号φに応じて非重畳
位相クロックシーケンスφｌ及びφ２を供給し、これに
よシ、先行技術において公知のように論理回路１００の
動作タイミンクが制御される。

実例として、乗算器論理回路１００は第１クループＸに
おいて１６個の入力端子を有し、又、第２クループＹに
おいて１６個の入力端子を有する。動作の各（クロック
）サイクルにおいて、入力端子の第１グループＸ　−（
Ｘｏ、Ｘｌ、Ｘ２、・・・Ｘ１５）は第１の入力データ
ワードＸ”（ＸＯ％　ＸＩ　Ｎ　Ｘ２　、”’　Ｘ１５
’　）を受け、又、入力端子の第２グループＹ　＝　（
Ｙｏ　、Ｙ　ｒ　、・・・Ｙｔｓ　）は第２の入力デー
タワードｙ−（ｙｏ、ｙｌ＞　・・ｙｔｓ　）を受ける
。即ち、入力端子ＸＯはｘＯを受け、ＸｌはＸｌを受け
、・・・、Ｘ’１５はＸ１５を受け、又、ｙｏはｙｏを
受け、ｙｔはｙｌを受け、・・・、Ｙ１５は３’１５を
受ける。従って、これ等のワードは共に、各々１６ビツ
トを有し、そして各ワードは２進表示の、都合良くは、
公知のように正及び負の数を表わす２の補数の形の１６
桁の数を表わすものと考えることが出来る。

乗算器回路１００の目的は正常動作中に出力ワードＺ　
−（Ｚｏ　％　Ｚｔ　％　Ｚ、２　・’　Ｚｔｓ　）を
生成することにあり、該ワードは２の補数の形の２進表
示で１６桁の２進数と考えられる第１及び第２の入力ワ
ードの算術積Ｚ　＝　Ｘ　ｙを表わず。従って、第１の
入力ワード王は「被乗数」であり、第２の入力ワードヱ
は「乗数」である。しかしながら、１６個の出力端子２
のみが存在し、従って、乗算器回路１ｏｏは長さが１６
ビツトのみの、即ち、１６桁のみを含む２進表示の数の
出カワード裳を生成することが出来る。かくして、算術
積ｚ（２の補数の形で）は３１桁””（ＺＯ、ＺＩ　Ｘ
”ｊ　、”’　ｚ３ｏ）を有するので、出力乙は任意の
時刻に所望の算術、債の１　（ｚ／２　）部分のみを表
わすことが出来る。従って、乗算器回路１ｏｏは高次の
選択入力端子ＨＯを有し、該入力端子は高次の選択信号
り、　０を受けるように配列され、従って、例えば２進
数０がこの端子ＨＯにより受容されると、出力４は算術
積Ｚ　＝　ｘ　ｙ（ＺＩ５　””　ｚ３０　、符号ビッ
トと共）の１６最上位ビットを表示し、又、２進数１が
ＨＯにょシ受容される時は、出力玉は積Ｚ　＝　ｘ　ｙ
　（再びＺＩ５＝２３０ということを除いて）の１５最
下位ビットを表示する。第１図に示されるように、試験
を目的する場合、回路１００は入力マルチプレクサ２０
０　（第２図）と、ファンアウトフィードバック装置２
１０と、２５５（＝２８＝ｌ）ｔで計数する８段２進カ
ウンタ３００と、特徴検出装置４００（第３図）と、出
力ラッチ５００（第４図）とにより供給され、これ等の
全ては２進試験動作指令信号Ｔに応答する。Ｔ＝１、即
ち、２進論理ＨＩＧＨの時Ｕ第１図に示したシステムは
正常の動作サイクルを実行し、Ｔ＝０、即ち２進論理Ｌ
ＯＷの時はシステムは以下に完全に説明されるように試
験動作サイクルを実施する。

論理回路１ｏｏば、マルチプレクサ２００゜フィードバ
ック装ｆ２１０．カウンタ３００゜特徴検出装置４００
．及び出方ラッチ５００と共に全て半導体シリコンの単
一チップに集、漬された半導体回路の形態をなすことが
出来る。正常動作（Ｔ＝１）においては、入力マルチプ
レクサ２００は、各々、乗算器回路１００の入力端子Ｈ
Ｏ，Ｘ及びＹに、入カ高次２進選択信号ｈｏ、第１の入
カデータワードユ、及び第２の入力データワードｙとを
送出する。次に出力端子２は積ｘｙを表わす出力ワード
ｚｌ利用装置（凹路）に送出する。

この正常動作中は、カウンタ３００は如何なる計数機能
も実施しない。

試験動作（、Ｔ−０）の各サイクルにおいて、入力マル
チプレクサ２００は入力端子ＨＯ。

Ｘｌ及びＹに、次の表に従って、ファンアウトフィード
バック装置２１０（５通して出方端子Ｚから受信された
出力データｚ−（ｚｏ、ｚｌ・・・ｚ１５）から導出さ
れるフィードバックデータｈｏ’、ｙ′、及びｙ′を送
出する。

従って、ｚｏ＝　ｈｄ　：’ｘ’７＝　’Ａ’ｓ、ｚ−
Ｘ′２−Ｙｌｌ・・・Ｚ、、−ｙ’、となシ、ここにプ
ライムを付した変数は乗算器回路１００の出力端子２か
らのフィードバック信号を示すものである。

従って、試験動作中は、マルチプレクサ２００ｉｑｉ　
ｂｏ’　ｆ乗算器の入力端子ＨＯに、Ｘ′をＸに、そし
てｙ′をＹに、即ちＸにをＸ。に、Ｘｌ′をＸ、に”’
　Ｘｌ’５　ｔ　Ｘ１５　に、Ｙｏ’　ｔ　Ｙｏ　に、
ｙζをＹｌ　に・・・そしてＹＩ’ｓ　全Ｙ１５に配送
する。かくして、第５図に示したように、フィードバッ
クプロセッサ装置２１０は、単に、１対２′のファンア
ウトを持つ（２０及びＺ７に対する１対３及びＺＩ５に
対する１対１の場合を除いて）ファンアウト配線の形態
を取ることが出来る。かくして、試験動作の各サイクル
におけるＨＯ，Ｘ及びＹへの入力データは（初期３サイ
クルに対する場合を除いて）直前の出力データ２の、前
記の表に従う、ファンアウト表示である。

試験動作の初期３サイクルに対して、入力マルチプレク
サ２００は、以下に詳述するように、入力端子ＨＯ，Ｘ
及びＹに、予め選択された初期化入力ワード、例えば、
１１ｏ−０、Ｘ＝（０，０，０，０，０１０，１，１，
０，１，１，１，０，１，１，１）、及びｙ−（０，１
，１，１，１，０，１，１，１，０，０、ｏ、　ｉ、０
．１．０）全配送するように配列される。この初期化ワ
ード、及び上記の表に示した特定のフィードバックファ
ンアウトは試行錯誤により得られ、又、記載の試験動作
（２５５サイクルの）中に良好な検出範囲を与えること
が見出されている。

試験動作の初期３サイクルの後、フィードバック装置２
１０は直前のサイクルの出力Ｚのファンアウト表示を入
力マルチプレクサ２００に配送し、次に該マルチプレク
サはこのファンアウト表示を入力端子ＨＯ，Ｘ及びＹに
配送する。一方、８段カウンタは、試験動作指令信号Ｔ
＝Ｏに応答し、かかる試験サイクルの数を最高２８．−
１＝２５５サイクルまで計数し、次に特徴検出器４００
に使用可能カウンタ出力信号（Ｃ＝１）−ｉ送出する。

この使用可能信号に応じて、特徴検出装置は最終（２５
５番目）試験動作サイクルの１６ビツト出力ワードＺの
各ビットを、例えば、乗算器論理の設計及び試験に予め
用いられる論理シミュレータのシミュレーションによっ
て決定される対応する期待された（障害のない）値と比
較する。次に、如何なる差異も見出されない場合、及び
その場合にのみ、即ち、出力ワード２の各ビットが期待
される出力ワードの対応するビットと一致する場合は、
特徴検出器４００は肯定（パルス化さ扛た）％徴険出器
出力信号５＝ｉ２、さもなければＳ＝０をラッチ５００
に配送する。次に、ランチ５００は、試験指令信号Ｔが
試験動作（Ｔ＝０）に対応し続ける限シ続く肯定試験結
果信号Ｒ＝１を配送する。正常動作が回復されると、ラ
ンチ５００がリセットされ、従って試験結果信号ＲがＲ
＝０に戻り、カウンタ３００も０にリセットされる。

この自己試験方式の実施には、各々ＲとＴに供されるわ
ずか２つの付加的な入出力ピンが必要となる点に注目す
る。

フィードバックファンアウト及び初期化入力ワードあ選
択が試行錯誤によりなされなければならないが、若干の
一般原理が与えられ選択過程に供される。フィードバッ
クは、出力ワード２が試行動１作サイクル中に反復しな
いように、そして、試験サイクル中に各ｘｙ積ワードの
ビットストリングがフィードバックによりこの積ｘｙｉ
生成した出カニにおけるビットストリングと実質的に相
関されないように選択されるべきである。

コンピュータシミュレーションによって、乗算器回路が
試験動作の一定数のサイクルを用い、本発明に従って試
験される時は、得られる障害検出範囲は先行技術の同じ
一定数のランダムに生成された試験ベクトルから得られ
るものとほぼ同じであることが見出されているが、しか
しながら、本発明はハードウエアが少なく、及び／又は
試験に必要な時間が短縮される。更に、本発明に従う試
験動作は正常回路動作のものと同じ動作速度で実施可能
なため、本発明に従う試験も又、静的障害と共に動作障
害も（即ち、正常動作のものと少なくとも同程度の速度
においてのみ発生する障害）検出可能である。

試験動作の初期化並びにその実行は次のように達成され
る。即ち、先ずクロックシーケンスのをその低い値で止
め、次にｈｏ＝＝０、即ち、Ｔ（Ｏｉ接地電位に設定す
る。次に、Ｘ０１Ｘ　１　・”　Ｘ　Ｈ５及びｙＯ、ｙ
Ｉ　、”’　ｙＩ５　とをそ八等の所定の初期化値に設
定する。次にＴ＝１を設定する。ここでＲ＝１の場合、
試験回路自体は偽であり、試験は終了されるべきである
。Ｒ＝Ｏの場合は、３つ以上の低から高への遷移をクロ
ック発生装置１１０に与え、これにより乗算器回路の全
ての内部レジスタを初期化する。次に、クロックφをオ
フにし、Ｔ二ｏｌセットし、そして次にクロックφをオ
ンにし、これにより試験動作サイクルが論理回路１００
によシ自動的に実施される。Ｔが０にセットされた時間
から計数してクロックφの２５５サイクル後、出力Ｒに
詐はＴ＝１の時Ｒ＝Ｏにリセットされた）は、回路が適
切に機能している時はＲ二１に行くべきである。

第２図は入力マルチプレクサ２００の実施例を示したも
のである。このマルチプレクサはｙＯ８（金属酸化物半
導体）法で作られると有利であシ、入力データ全端子Ｈ
Ｏに与える相互に並列するスイッチングトランジスタＭ
１及びＭ２　と入力を端子ＸＯに与えるＭ３及びＭ４な
どからなる。トランジスタＭ１及びＭ３のゲート電極−
試験指令信号Ｔ、を受けるように接続され、一方、Ｍ２
及びＭ４のゲート電極はインバータＩを通してＴの論理
補数を受けるように接続される。従って、Ｔ＝Ｏの時は
、Ｍｌ及びＭ３はオフであるが、Ｍ２及びＭ、はオンで
あシ、又、Ｔ−１の時はＭｌ及びＭ３はオンであるがＭ
２及びＭ４はオフになる。かくして、Ｔ−００時は、信
号Ｚ。はマルチプレクサ２００によ多端子ＨＯに配送さ
れ、信号Ｚ７は端子Ｘ。に配送され、又、’ｒ　＝　１
の時は、信号１１０はＨＯに配送され、信号Ｘ。Ｉｄｘ
ｏに配送される。

第３図は特徴検出器３００の実施例を示したものである
。この検出器Ｆｉ１７入力端子ＡＮＤゲートＡからなる
。このゲートの１７入力端子の１つにカウンタから使用
可能信号とが配送され、その１７入力端子の他の４各々
に論理回路１００からインバータアレイＩ′を通して出
力ｚＯＮ　ｚ４　、ｚＩ＋及びｚｌ３が送出され、従っ
てｚＯｓ　ｚ４　、ｚＩ＋及び”１３の各々の論理補数
がそれによシ４端子の各々の別の１つに配送され、そし
て、ＡＮＤゲートＡの残る１２個の入力端子の各々に論
理回路１００からの残る１２出力（ｚＩ　％　ｚ２、ｚ
３、ｚ５、ｚ６、ｚｌ、ｚ８．２０、ｚｌｏ　Ｎ　ｚｌ
２　、ｚｌ４、ｚｌ、）の別の１つが配送される。かく
して、τ′＝１及び同時にワードｚ＝（ＺＯＳ　ｚｌ　
、””＋５　）が期待される無障害値（０、］、１．１
．０．１．１．１．１．１．１．０．１、Ｏ１■、１）
に等しい時、及びその場合にのみ、ＡＮＤゲートＡの出
力ＳがＳ＝１になり、さもなければＳ−０になる。かく
して、第３図に示される検出器３００は特徴検出器とし
て機能することになる。

第４図はラッチ５００の論理ダイヤグラムの実施例を示
すものである。このラッチは１対の相互結合されたＮＯ
ＲゲートＮ１　とＮ２からなる。試験指令信号ＴがＮ、
への入力として配送され、特徴出力信号ＳがＮ２への入
力として送出される。ランチ５００の試験結果信号出力
Ｒは、Ｔが低でＳが高になる時に（Ｔ＝０でＳ＝１　）
、及びその時にのみ論理低（Ｒ＝Ｏ）から論理高（Ｒ，
＝１）になり、そしてその後、この試験結果信号Ｒは、
Ｔが低のまま（Ｔ＝Ｏ）である限りはＳが論理低（Ｔ＝
０）に戻った後も高（Ｒ−１）のままであるが、Ｔが高
（Ｔ＝１）になると、試験結果信号Ｒは低に（Ｒ＝Ｏ）
なる。かくして、ラッチ５００は、試験動作中（Ｔ＝Ｏ
）にのみ、即ち、Ｓが高になる時にのみ、高に（Ｒ−１
）なることが出来、そして、ラッチ５００の試験結果Ｒ
は、特徴検出装置４００の出力特徴信号Ｓのラッチが望
まれる場合と同様に、Ｓが更に変化したとしても、試験
動作の全残部に対して高（Ｒ−１，）のｉｔである。

第５図に示した簡単なファンアウト形のフィードバック
プロセッサ装置２１０は、プロセッサの２つの（又はそ
６以上の）信号出力が試験動作を通して相互に等しいと
いう性質を有するという点は注目されるへきである。

従って、例えば、試験動作を通１−で乗算器論理回路１
００への入力信号として、即ち、ｈｄ、　＝　ｘ子−Ｙ
ｒ２、”２　””　ｙＩ’ｌ　７！ｉ：　トドＬ　テ入
力マルチプレクサ２００によシ配送された出力信号に拘
束が加えられることになる。かかる入力に対する拘束は
試験動作の範囲に望ましくない制限を与えることになる
。かかる拘束を避けるために、例えば第６図及び７図に
各々示した他のフィードバックプロセッサ装置６１０及
び７１０どを用いることが出来る。

生じるフィードバックは最早以前の表には従わない。特
に、フィードバックプロセッサ装置６１０（第６図）は
ＯＲゲート６１１．６１２．６１３・・・６２４を用い
、これによシ”／　％　Ｘ７　、及びｙへ間の、弓及び
ｙ、７１間の、及びｘ（２及びＹＡ間の、などの信号の
同等性を壊わし、且つそれ等の信号の不等性を導入する
ことにより拘束が除去される。好ましくは、ＯＲゲート
は、ＺＩのいずれも３個以上のかかるＯＲゲートを導か
ず、Ｓｉのほとんどが２個のＯＲゲートのみを導くよう
に配列される。一方、フィードバックプロセッサ装置７
１０（第７図）は、排他的ＯＲゲート７１１．７１２．
７１３等を持つ線形フィードバックシフトレジスタ（ク
ロック化フリップフロップＦＦｏＸＦＦ、　、ＦＦ２な
ど）を用い、それによシ前記の拘束の除去のみならず入
力２に対する出力Ｘ′及びｙ′の擬似ランダム−化を与
える。

本発明は、特定の実施例により詳述されたが、各種の変
更が可能である。

例えば、論理回路１００は、乗算器の代シに任意の形の
論理回路、例えば任意の組合わせ論理回路で代替するこ
とが出来、その場合、本発明によシ付加されたフィード
バック路は通常は線形フィードバックシフトレジスタ（
第７図）の形のメモリ遅延要素を有し、これによりフィ
ードバックが遅延さｎ１望ましくなイ「レースアラウン
ド（ｒａｃ’ｅ　ａｒｏｕｎｄ　）Ｊ状態が防止される
。更に、本発明はデータ記憶素子（レジスタ）を有する
順序論理回路に使用可能であシ、これにニジ所与のサイ
クルの出力データが、初期動作サイクルの固定された数
Ｎに対する入力データによシ完全に決定される。かかる
論理回路の場合に、データ記憶素子の初期化は、本発明
に従って、１つ以上の予め選択された初期化ワードを論
理回路に供給することによって実施され、ここにかかる
ワードの１つはＮ＋１個の遂次初期化サイクルの各々に
おける入力として論理回路に供給される。当然のことな
がら、初期化ワードの選択、試験サイクルの数、及びフ
ィードバック接続の詳細は、本発明に従う良好な障害検
出範囲を得るには、論理回路によって種々変化するもの
である。

本発明は、乱アクセスメモリや読出し専用メモリなどの
入出力を有するデ゛イジタル回路の試験を設計するため
にも使用され得る。かかる設計による乱アクセスメモリ
回路を試験する場合には、フィードバックプロセッサは
、多くの遂次メモリサイクル中に、フィードバック信号
を入力マルチプレクサに配送し、該マルチプレクサは次
に、メモリアドレスライン（試験中入カラインとして接
続された）に、及びメモリデータ入力ラインに、上記論
理回路の入力ラインに対する場合と同様に信号を配送す
る。読出し専用メモリ回路は、アドレスライン（試験中
入カラインとして接続された）のみが存在し、如何なる
データ入力ラインも存在しないという点を除くと、同様
の配置によって試験され得る。

【図面の簡単な説明】

第１図は本発明の特定の実施例に従う試験装置を備えた
乗算器論理回路の概略図、第２図は、本発明の実施に有
用な入力マルチプレクサの実施例の概略図、 第３図は、本発明の実施に有用な特徴検出器の実施例の
概略図、 第４図は本発明の実施に用いられる出力ラッチの実施例
の概略図、 第５図は本発明の実施に有用なフィードバックプロセッ
サ装置の概略図、 第６図は本発明の実施に用いられる他のフィードバック
プロセッサ装置の概略図、第７図は本発明の実施に用い
られる更に他のフィードバック装置の概略図である。 〔主要部分の符号の説明〕 １００・・・乗算器論理回路 １１０・・・クロック発生装置 ２００・・・入力マルチプレクサ ２１０．６１０．７１０・・・フィードバックプロセッ
サ装置 ３００・・・８段２進カウンタ ４００・特徴検出装置 ５００・・・出力ランチ

Claims (1)

1. 【特許請求の範囲】 １　回路動作の各サイクルにおいてディジタル回路への
   入力ディジタル信号を受ける第１の複数個の入力端子と
   、かかる各サイクルにおいてテイジタル回路からの出力
   デイ該入力マルチプレクサ手段は、正常の入力デイシタ
   ル信号と出力信号とを受け、かつ正常の回路動作の各サ
   イクルにおいて正常の入力信号をディジタル回路の入力
   端子に送出し、更にディジタル回路の故障を検出するだ
   めの複数のサイクルを有する試験動作の逐次サイクルに
   おいて出力信号をディジタル回路の入力端子に送出する
   べく接続されてなるディジタル回路試験装置。 ２、特許請求の範囲第１項に記載の装置において、該装
   置は、更に、試験動作の最終サイクルにおいて送出され
   たディジタル回路の出力信号を比較し、且つディジタル
   回路の出力の任意のビットと試験動作の期待される出力
   の対応するビットとの間に何等の差異もないことを示す
   特徴検出器出力信号を与えるべく設けた特徴検出器を含
   むことを特徴とするディジタル回路試験装置。 ３７　特許請求の範囲第２項に記載の装置において、該
   装置は、更に、特徴検出器に接続されたカウンタを含み
   、該カウンタは試験動作中のサイクル数を計数すること
   ともに、試験動作の最終サイクルにおいて特徴検出器に
   使用可能信号を送出しこれによって特徴検出器が特徴検
   出器出力信号を与えることを可能にさせることを特徴と
   するディジタル回路試験装置。 ４　特許請求の範囲第４項に記載の装置において、該装
   置は、更に、特徴検出器に接続された出力ラッチを含み
   、該ラッチは特徴検出器出力信号を受け、かつ記憶する
   ととを特徴とするディジタル回路試験装置。 ５　特許請求の範囲第４項に記載の装置において、該装
   置は、更に、ディジタル回路の出力端子に接続されたフ
   ィードバックプロセッサ手段を含み、該フィードバック
   プロセッサ手段は、ディジタル回路のデータ出力端子か
   らの出力データを受け、出力データを試験入力データに
   処理し、且つ、入力マルチプレクサ装置の入力端子の第
   ２グループへ試、験入力データを送出することを特徴と
   するディジタル回路試験装置。 ６　特許請求の範囲第１項に記載の装置において、ディ
   ジタル回路は第１及び第２の２進数の算術積を表わす出
   力データを送出する乗算器回路であシ、前記の２進数は
   前記乗算器回路の入力端子により受信された入力ディジ
   タル信号の１対の数値的に等価な数に対応することを特
   徴とするディジタル回路試験装置。