JPS60148142A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60148142A JPS60148142A JP339584A JP339584A JPS60148142A JP S60148142 A JPS60148142 A JP S60148142A JP 339584 A JP339584 A JP 339584A JP 339584 A JP339584 A JP 339584A JP S60148142 A JPS60148142 A JP S60148142A
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- Japan
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- substrate
- implanted
- film
- mask
- impurities
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術的分野〕
本発明は半導体装置の製造方法に関する。
最近、半導体集積回路の高集積化、微細化が一段と進ん
でいる。そこで従来の選択酸化法（ＬＯＣＯ８）に代わ
シ、基板の素子分離領域をエツチングして凹部を形成し
、その凹部に絶縁膜を埋め込むという新しい素子分離法
（ＢＯＸ法）が提案されている。
でいる。そこで従来の選択酸化法（ＬＯＣＯ８）に代わ
シ、基板の素子分離領域をエツチングして凹部を形成し
、その凹部に絶縁膜を埋め込むという新しい素子分離法
（ＢＯＸ法）が提案されている。
従来ＢＯＸ法は基板を熱酸化膜をマスクに基板をエツチ
ングした後、さらにそれをマスクに反転防止のだめの不
純物（Ｐ型基板の場合は、Ｂ＋）を、イオン注入してい
たのだが、第１図（ａ）に示すように、これでは、基板
凹部の底部と側壁部に同じドーズ量でイオン注入されて
いる。
ングした後、さらにそれをマスクに反転防止のだめの不
純物（Ｐ型基板の場合は、Ｂ＋）を、イオン注入してい
たのだが、第１図（ａ）に示すように、これでは、基板
凹部の底部と側壁部に同じドーズ量でイオン注入されて
いる。
これでは基板の底部の不純物ドーズ量が高く。
これで素子を作シ動作させると空乏層の伸びが小さくな
シ、これにより寄生容量が大きくなり、素子の動作速度
が遅くなるばかヤでなく配線間の容量も大きくなる。
シ、これにより寄生容量が大きくなり、素子の動作速度
が遅くなるばかヤでなく配線間の容量も大きくなる。
ここでドーズ量を少なくしてイオン注入を行えばよいの
だが、従来法では、側壁部のドーズ量が低くなり、素子
特性が劣化する。特に素子間の耐圧が悪くなる。
だが、従来法では、側壁部のドーズ量が低くなり、素子
特性が劣化する。特に素子間の耐圧が悪くなる。
この発明は、上述した従来法の問題点を改良したもので
簡単な工程で素子特性の向上を図るものである。
簡単な工程で素子特性の向上を図るものである。
本発明は、第１図（ｂ）に示すように基板をエツチング
した後、あらかじめ低濃度の不純物を全面にイオン注入
し、さらに、基板凹部にマスク材を残置させたのち今度
は側壁部に高濃度の不純物をイオン注入するものである
。
した後、あらかじめ低濃度の不純物を全面にイオン注入
し、さらに、基板凹部にマスク材を残置させたのち今度
は側壁部に高濃度の不純物をイオン注入するものである
。
この発明によれば基板底部には、低濃度の不純物がイオ
ン注入され、側壁部には高濃度の不純物が入るため、空
乏層の延びによる寄生容量は減少しさらに、素子間の耐
圧も優れている。
ン注入され、側壁部には高濃度の不純物が入るため、空
乏層の延びによる寄生容量は減少しさらに、素子間の耐
圧も優れている。
本発明の一実施例を第２図（ａ）〜（ｆ）を用いて説明
する。
する。
まず、たとえば主平面（ｉｏｏ）のＰ型のＳｉ基板（１
）を用意し全面に例えば熱酸化膜（２）をａｏｏ ７ｙ
程度形成した後その上に例えばポリシリコン（３）を３
０００λ程度形成し、その上に写真蝕刻法を用いて選択
的にマスク材（４）を形成した後、反応性イオンエツチ
ング（ＲＩＥ）を用いてポリシリコン（３）と熱酸化膜
（２）を選択的にエツチングする。
）を用意し全面に例えば熱酸化膜（２）をａｏｏ ７ｙ
程度形成した後その上に例えばポリシリコン（３）を３
０００λ程度形成し、その上に写真蝕刻法を用いて選択
的にマスク材（４）を形成した後、反応性イオンエツチ
ング（ＲＩＥ）を用いてポリシリコン（３）と熱酸化膜
（２）を選択的にエツチングする。
次にマスク材（４）をマスクとして、シリコン基板（１
）を例えば深さ０．６μｍ８度ＲＩＥによってテーパ角
を持つようにエツチングする。次にポリシリコン（３）
をマスクに全面に基板と同導電型の不純物、例えばボロ
ンを、例えばドーズｆｔ １ｘ １ｏ１２／ｃＩ、加速
電圧３５ＫｅＶで選択的にイオン注入し、第２図（ｂ）
の形状を得る。次に絶縁膜例えばＣＶＤ−８ｉ０２ （
６）を７０００Ａ程度デポジットし先後その上に写真蝕
刻法を用いて、選択的にマスク材（４′）を形成する。
）を例えば深さ０．６μｍ８度ＲＩＥによってテーパ角
を持つようにエツチングする。次にポリシリコン（３）
をマスクに全面に基板と同導電型の不純物、例えばボロ
ンを、例えばドーズｆｔ １ｘ １ｏ１２／ｃＩ、加速
電圧３５ＫｅＶで選択的にイオン注入し、第２図（ｂ）
の形状を得る。次に絶縁膜例えばＣＶＤ−８ｉ０２ （
６）を７０００Ａ程度デポジットし先後その上に写真蝕
刻法を用いて、選択的にマスク材（４′）を形成する。
次Ｋ ＮＨ４Ｆ ヲ用いて、ＣＶＤ−８ｉ０２ （６）
をエツチングし第２図（ｄ）のような型状を得る。次に
、ポリシリコン（３）をマスクに基板（１）と同導電型
の不純物例えばボロンを、例えば加速電圧５０ＫｅＶ
、ドーズ量ｌＸ１０’３／−で側壁部（８）のみにイオ
ン注入を行なう。次に平担化のだめの絶縁膜（９）たと
えばＣＶＤ −Ｓ ｉ０２を４ｏｏｏｉ程度デポジット
した後平担化用のレジスト（９）を塗布した後、Ｓ ｉ
０２ （８）とレジスト（９）をＲＩＥで同じエツチン
グレートの条件でエツチングを行ない第２図（ｆ）のよ
うな形状を得る。
をエツチングし第２図（ｄ）のような型状を得る。次に
、ポリシリコン（３）をマスクに基板（１）と同導電型
の不純物例えばボロンを、例えば加速電圧５０ＫｅＶ
、ドーズ量ｌＸ１０’３／−で側壁部（８）のみにイオ
ン注入を行なう。次に平担化のだめの絶縁膜（９）たと
えばＣＶＤ −Ｓ ｉ０２を４ｏｏｏｉ程度デポジット
した後平担化用のレジスト（９）を塗布した後、Ｓ ｉ
０２ （８）とレジスト（９）をＲＩＥで同じエツチン
グレートの条件でエツチングを行ない第２図（ｆ）のよ
うな形状を得る。
この方法によると、絶縁膜（６）を選択的に残置させる
ときに写真蝕刻工程が、通常のＢＯＸ工程よシも１回増
すが、マスク合せは容易で厳密な合せ精度は必要としな
い。
ときに写真蝕刻工程が、通常のＢＯＸ工程よシも１回増
すが、マスク合せは容易で厳密な合せ精度は必要としな
い。
また、従来問題であった基板底部の空乏層の延びによる
、寄生容量が減るのは基よシ、素子の動作速度が速くな
るばかシでなく基板と配線間の容量も減少する。さらに
Ｓｔ断差部のコーナでの電界集中による寄生チャネルの
発生を起こし素子特性の劣化があったがここでは、コー
ナーに高いドーズ量のボロンが打ち込んであるためこの
寄生チャネルの発生を防止することで素子特性の劣化を
防ぐことができる。
、寄生容量が減るのは基よシ、素子の動作速度が速くな
るばかシでなく基板と配線間の容量も減少する。さらに
Ｓｔ断差部のコーナでの電界集中による寄生チャネルの
発生を起こし素子特性の劣化があったがここでは、コー
ナーに高いドーズ量のボロンが打ち込んであるためこの
寄生チャネルの発生を防止することで素子特性の劣化を
防ぐことができる。
次に本発明の他の一実施例として自己整合的に基板凹に
マスク材を残置させる方法を第３図（ａ）〜（ｇ）を用
いて説明する。
マスク材を残置させる方法を第３図（ａ）〜（ｇ）を用
いて説明する。
まず第２図の実施例と同様の基板（１１）を用意し、全
面に例えば熱酸化膜（１２）を１００（ｌ程度形成した
後、例えばＡＡ！ （１３）を３００Ｃ１程度形成する
。次にその上に写真蝕刻法を用いて、マスク材（１４）
を選択的に形成した後ＲＩＥを用いて／ｕ （１３）と
５ｉ０２（１２）を選択的にエツチングする。次に八＃
（１３）をマスクにシリコン基板（１１）を、テーパ
角を持つように、深さ０．６μ程度エツチングする。次
にＡＪＩ （１３）をマスクに反転防止のだめの不純物
、例えばボロンを加速電圧５０ＫｅＶ 、ドーズ量Ｉ
Ｘ １０１２／ｄ程度イオン注入した後、全面に絶縁膜
例えばプラズマ５１０２（１６）をデボし、例えばＮＨ
４Ｆでエツチングすると。
面に例えば熱酸化膜（１２）を１００（ｌ程度形成した
後、例えばＡＡ！ （１３）を３００Ｃ１程度形成する
。次にその上に写真蝕刻法を用いて、マスク材（１４）
を選択的に形成した後ＲＩＥを用いて／ｕ （１３）と
５ｉ０２（１２）を選択的にエツチングする。次に八＃
（１３）をマスクにシリコン基板（１１）を、テーパ
角を持つように、深さ０．６μ程度エツチングする。次
にＡＪＩ （１３）をマスクに反転防止のだめの不純物
、例えばボロンを加速電圧５０ＫｅＶ 、ドーズ量Ｉ
Ｘ １０１２／ｄ程度イオン注入した後、全面に絶縁膜
例えばプラズマ５１０２（１６）をデボし、例えばＮＨ
４Ｆでエツチングすると。
第３図（ｄ）に示すように、プラズマ５ｉ０２ （１６
）がスライドエツチングされる。次にリフトオフ法によ
りＡｌｌ （１３）と同時にＡｆｆｌ（１３）上のプラ
ズマ５ｉＯｚ（１６）を剥離すると、図（ｅ）を得る。
）がスライドエツチングされる。次にリフトオフ法によ
りＡｌｌ （１３）と同時にＡｆｆｌ（１３）上のプラ
ズマ５ｉＯｚ（１６）を剥離すると、図（ｅ）を得る。
さらにこの状態で基板側壁部に、熱酸化膜（１２）をマ
スクに基板と同導電型の不純物、例えばボロンを、ドー
ズ量Ｉ Ｘ １０１３／！ 。
スクに基板と同導電型の不純物、例えばボロンを、ドー
ズ量Ｉ Ｘ １０１３／！ 。
加速電圧５０ＫｅＶでイオン注入すれば基板側壁部のみ
に高濃度の反転防止領域（１７）が形成される。次ｖｃ
絶絶縁何例エバＣＶＤ−８ｉ０２ （１８） ヲ７００
ＯＡ 程ｌＫ形成した後、レジスト（１９）で平担化
を行ない、全面エッチバックを行なえば、第３図（ｇｌ
に示すような形状が得られる。
に高濃度の反転防止領域（１７）が形成される。次ｖｃ
絶絶縁何例エバＣＶＤ−８ｉ０２ （１８） ヲ７００
ＯＡ 程ｌＫ形成した後、レジスト（１９）で平担化
を行ない、全面エッチバックを行なえば、第３図（ｇｌ
に示すような形状が得られる。
これによると前記実施例では１回のマスク合せが必要だ
ったのに対して、ここでは、自己整合的に基板凹部にマ
スク材（ここではプラズマ５ｉ０２）が形成されるため
工程が簡略化されるとともに、前記実施例と同様の効果
も得られる。
ったのに対して、ここでは、自己整合的に基板凹部にマ
スク材（ここではプラズマ５ｉ０２）が形成されるため
工程が簡略化されるとともに、前記実施例と同様の効果
も得られる。
第４図（ａ）に他の実施を示す。第３図（ａ）〜（ｇ）
の実施例と同様な工程を行い第３図（ｅ）の形状まで行
なう。ここでボロンをイオン注入する変わシにＢＳＧ（
ボロンを含むシリカガラス＞ （２６）を形成した後９
５０℃、３０分の熱処理を加えると、ＢＳＧ中のボロン
がシリコン基板側壁部に拡散して行き、高濃度のボロン
層（２５）が形成される。これにより、ＩＩＪ実施例と
同様の効果が得られる。
の実施例と同様な工程を行い第３図（ｅ）の形状まで行
なう。ここでボロンをイオン注入する変わシにＢＳＧ（
ボロンを含むシリカガラス＞ （２６）を形成した後９
５０℃、３０分の熱処理を加えると、ＢＳＧ中のボロン
がシリコン基板側壁部に拡散して行き、高濃度のボロン
層（２５）が形成される。これにより、ＩＩＪ実施例と
同様の効果が得られる。
このＢＳＧは除去しても良い。除去した場合は新たな絶
縁膜を埋め込む。ＢＳＧ等の不純物を含む膜は、不純物
を含まない膜よ）もＮ１（４Ｆ等に対して、数倍速くエ
ツチングされる。この拡散法を用いるものでは凹部は必
ずしもテーパーを持つ必要はない。
縁膜を埋め込む。ＢＳＧ等の不純物を含む膜は、不純物
を含まない膜よ）もＮ１（４Ｆ等に対して、数倍速くエ
ツチングされる。この拡散法を用いるものでは凹部は必
ずしもテーパーを持つ必要はない。
又、第２図、第３図において例えばボロンのドーズ量は
、底部はｉ ｘ １０”／ａｄ以上で、２回目もＩ Ｘ
１０”／ｃａｃ上あれば良く、最適値はそれぞれ５〜
３０ Ｘ １０”／ｄと１〜３０ Ｘ １０”／ｉの範
囲を用いると良い。
、底部はｉ ｘ １０”／ａｄ以上で、２回目もＩ Ｘ
１０”／ｃａｃ上あれば良く、最適値はそれぞれ５〜
３０ Ｘ １０”／ｄと１〜３０ Ｘ １０”／ｉの範
囲を用いると良い。
加速電圧は第１の被膜のイオンの阻止能力にょシ選べば
良く、例えばＳｉ基基板へ、例えばボロンの特約１００
〜２００１１の範囲が良い。又、他の不純物、例えば、
Ｐ 、 Ａｓ等九ついても同様である。
良く、例えばＳｉ基基板へ、例えばボロンの特約１００
〜２００１１の範囲が良い。又、他の不純物、例えば、
Ｐ 、 Ａｓ等九ついても同様である。
ここで基板凹部に選択的にマスク材を形成するのに絶縁
物を用いたが、反転防止の不純物のイオン注のマスクに
なるものであれば何でもよい。たとえばスパッタ法の８
ｉ０２ 、８ｉＮ等である。さらに基板はｎ型の基板で
も同様の効果が得られ、ＭＯＳトランジスタをはじめ、
パイポー５ Ｔｒ 、 ０ＭＯ８。
物を用いたが、反転防止の不純物のイオン注のマスクに
なるものであれば何でもよい。たとえばスパッタ法の８
ｉ０２ 、８ｉＮ等である。さらに基板はｎ型の基板で
も同様の効果が得られ、ＭＯＳトランジスタをはじめ、
パイポー５ Ｔｒ 、 ０ＭＯ８。
ＳＯＳ基板にも応用出来る。
更に側壁への不純物導入後、凹部の第２の被膜を除去し
、新たに絶縁膜で厚く基板全面を被覆して、上記埋込み
法にょシこの絶縁膜を埋込んで素子分離絶縁膜を形成す
るようにしても良い。
、新たに絶縁膜で厚く基板全面を被覆して、上記埋込み
法にょシこの絶縁膜を埋込んで素子分離絶縁膜を形成す
るようにしても良い。
第１図（ａ）は従来法による反転防止不純物のイオン注
入法を示す断面図、第１図（ｂ）は本発明を説明する為
の断面図、第２図（ａ）〜（ｆ）は本発明の一実施例の
断面図、第３図ｆａ）〜（ｇ）及び第４図は自己整合法
を用いた一実施例の断面図である。 図において、 １．１１・・・シリコン基板、２，１２・・・熱酸化膜
、３・・・ポリシリコン、４．４’、９，１４．１９・
・ルジスト、５，１５・・・不純物低濃度領域、６，８
．１８− ｃｖＤ−ｓｉｏ２．７・・・不純物高濃度領
域、１６・・・プラズマ５ｉ０２．１３・・・０ 代理人 弁理士 則近憲佑 （他１名）第 １ 図 第 ３ 図 ↓（↓ＪＪＪ＃ ｓ
入法を示す断面図、第１図（ｂ）は本発明を説明する為
の断面図、第２図（ａ）〜（ｆ）は本発明の一実施例の
断面図、第３図ｆａ）〜（ｇ）及び第４図は自己整合法
を用いた一実施例の断面図である。 図において、 １．１１・・・シリコン基板、２，１２・・・熱酸化膜
、３・・・ポリシリコン、４．４’、９，１４．１９・
・ルジスト、５，１５・・・不純物低濃度領域、６，８
．１８− ｃｖＤ−ｓｉｏ２．７・・・不純物高濃度領
域、１６・・・プラズマ５ｉ０２．１３・・・０ 代理人 弁理士 則近憲佑 （他１名）第 １ 図 第 ３ 図 ↓（↓ＪＪＪ＃ ｓ
Claims (1)
- 半導体基板に第１の被膜を選択的に形成する工程と、こ
の第１の被膜をマスクに半導体基板をエツチングして凹
部を形成する工程と、前記第１の被膜をマスクに基板と
同導電型の不純物をイオン注入する工程と、前記第２の
被膜を基板凹部に、少なくとも側壁上部を残して選択的
に設ける工程と、前記第１及び第２の被膜をマスクにし
て基板と同導電型の不純物を基板凹部側壁に導入する工
程とを具備してなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP339584A JPS60148142A (ja) | 1984-01-13 | 1984-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP339584A JPS60148142A (ja) | 1984-01-13 | 1984-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60148142A true JPS60148142A (ja) | 1985-08-05 |
Family
ID=11556170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP339584A Pending JPS60148142A (ja) | 1984-01-13 | 1984-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100678645B1 (ko) | 2006-01-13 | 2007-02-06 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
1984
- 1984-01-13 JP JP339584A patent/JPS60148142A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100678645B1 (ko) | 2006-01-13 | 2007-02-06 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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