JPS60134478A - 電気的プログラム式記憶装置を製造する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電気的にプログラム可能な装置及びその製造方
法に関する。電気的プログラム式記憶装置は通常、電気
的プログラム式読取専用記憶装置（ＥＦＲＯＭ）又は電
気的消去可能プログラム式絖取専用記憶装置（ＲαＲＯ
Ｍ）と称される型のものでよい。

さらに特許すると本発明はこれ筐でに達成されたものよ
シもよシ高速かつ低電圧にてプログラム式ｌＰＲＯＭ及
びｆｆＦＪ’ＲＯＭ装置に適した超高結合多増肪電体（
ｕｌｔｒａ　ｈｉｇｈ　ｃｏｕｐｌｉｎｇｉｎｔｅｒｐ
ｏｌｙ　ｄｉｅｌｅｃｔｒｉｃｓ）の製造に関する。高
い回路密度体（ｐａｃｋａｇθ）においてより小さな型
寸法が好ましいのでＶＬＳＩ　（超犬果槓回路）技術に
はより高い多層訪亀破壊肝容度２よシ高い多贋答量（ｉ
ｎｔｅｒｐｏｌｙ　ｃａｐａｃｉｔａｎｃｅ）　とが必
要とされる。本発明はよシ薄くかつよｐ強い多層絆電体
の開発を含む。

ＦｉＦＲＯＭ又はＩＦｉＰＲ圀及びこれらを製造する方
法は描業者によく知られている。一般的にＥＰＲＯＭ又
はＦＪＰＲＯＭは浮遊ゲート（ｆｌｏａｔｉｎｇ　ｇａ
ｔｅ）及び制御ゲートと呼ばれる電気接続子によって％
似づけられるが、これらは共に、電導性を持たせるべく
適当なドープ材料でドープ入れされた多結晶シリコンか
ら製造される。代表的なドープ材料はリンである。

浮遊ゲート及び制御ゲートは二酸化シリコン（８１０２
）を代我とする絶縁材料の層で分離される。ｌＰＲＯＭ
又はＥＪＰＲＯＭ装置の作動原理は浮遊ゲートに電荷が
容量的に蓄積されることに依拠する。従って浮遊ゲート
及び制御ゲート間の二酸化シリコンの層をなす誘電体が
重要でるる。

先行技術（例えば米国特許第４，２０３，１５８号及び
Ｗ、Ｓ、ジョンソン他共著［技術論文ｌ５ＯＯＯダイジ
エストＪ　（ＩＳＯＯＯＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈ
ｎｉｃａｌ　ｐａｐｅｒｓ）　１５２及び１５３は−：
）（１９８０年２月刊）を参照）においては、浮遊ゲー
トは低圧の化学的蒸気析出室内でＳｉＨ４を反応させた
後、　ＰＯＯｊ４５でドープ入れされる。

二酸化シリコンの層が次にシリコンの前記ドープ済み多
結晶層上に析出され又は熱的成長される。

この二酸化シリコン層は代表的な場合約７５０大である
。一般に破壊許容度（ｂｒｅａｋｄｏｗｎ　ｃａｐａｂ
ｉｌｉｔｙ）に胸してよシ優れた多層品質を達成するに
は高い赦化温１（１０５０℃の上）及び高いリンのドー
プ入れが必要とされる。しかし、多量にドープ入れされ
た多結晶シリコン上に高温でする酸化はいくつかの欠点
がめる。例えば（１）ウェーッ・上の自己ドープを起こ
す気体放出が多Ｎ葭化の際に起こる（２）浮遊ゲートか
らトンネル酸化物へリンの拡散が取化過相で強められ、
リンが酸化物中にトラッピングセンターを形成する。こ
のリンによＪ４人されるトラップは１０４サイクルでＩ
ＫＦＲＯＭセルのしきい値ウィンドーを崩壊させる（　
Ｒ，Ｂマルカス他著「ジャーナル・オブ・エレクトロケ
ミカルソサイエテイ」誌１２８２は−ジ（１９８２年６
月号）、Ｋサラスクット他著゛「超犬来積回路用の集積
回路製造過程の計算機補助設計」２４４乃至２９０ベー
ジ（１９８１年７月刊）参照）。最後にドープ済み多結
晶シリコンの第二層が次に８１０２の絶縁層頂部上に形
成される。

二酸化シリコンの絶縁層は７５０λ程度であるので、代
表的な書き込み及び消去の電圧、即ち浮遊ゲート上に電
荷を帯電させ又は電荷除去する電圧、は高かった。即ち
２０ボルトを超えており、これはゲート酸化物の厚さ、
接合点の深さ及び型寸法に縮約限界（ｓｈｒｉｎｋａｇ
ｅ　１１ｍ１ｔ）を味していた。

浮遊ゲート及び制御ゲートの電気接続子間には二重誘電
体（熱酸化物とこの上に窒化シリコンを付けたもの）の
絶縁層としても窒化シリコン（Ｓ　ｉ　、Ｎ４）が使用
されて来た。窒化シリコンは二酸化シリコンよりも密度
が高く、従って浮遊ゲート及び制御ゲート間によシ尚い
容量性結合を与える。浮遊ゲート及び制御ゲート間の代
表的な二重誘電体は５００Ｘの酸化物と４００Ｘの窒化
物から成る。しかし、シリコン窒化物を絶縁層として使
用しても書き込み及び消去電圧は比収的高＜、２０Ｖを
超えている。このことは浮遊ゲートの表面の粗さ又は荒
さに起因する。浮遊ゲートの面の粗さは点状の電場強調
を起こす。従って多量の絶縁材料が浮遊ゲートと制御ゲ
ートとの間に配置されなければならない。しかしこれは
逆に大きな電圧の使用を必要とする。

本発明では多結晶シリコンの層を析出させることによシ
最初に浮遊ゲートが形成される、電気的プログ２ム式記
憶装置が開示される。その後、約２ｏｏＸの二酸化シリ
コンのノーがこの多結晶シリコン上に熱的に形成される
。多結晶ノリコンのこの屑は次にイオン植込技術（ｉ　
ｏ　ｎ　１ｎｐｌａｎｔａｔｉｏｎ　ｔｅｃｈｎｉｑｕ
ｅ　）によシドープが入れられる。この場会、イオンは
二酸化シリコンの絶縁層を通して慎込みされ、多結晶シ
リコン層中にドープ入れされ、浮遊ゲートを形成する。

二酸化シリコン層上に低圧化学的蒸気析出法によるシリ
コン窒化物（約２００λ）が析出さ扛る。最後に窒化物
ピンホール（針穴）及び窒化物・酸化物境界層ｒ減少せ
しめるため、発熱酸化（ｐｙｒｏｇｅｎｉｃ　ｏｘｉｄ
ａｔｉｏｎ）（Ｈ２１０２ンが行なわれる。

第１図を参照すると先行技術のｉｐｎｏＭ（１０）が示
されている。ＫＦＲＯＭ（１０）は基板（１２）を含み
、これは中に形成されたソース（１４）及びドレーン（
１６）を有したＰ型巣結晶シリコンである。絶縁材料、
代表例としてはｓｉ’ｏ２．　の第一層（１８）がシリ
コン基板（１２）上に製造される。この５ｉｏ２第一層
は約１０００℃でＨ（Ｍｌ、及び０２を用いて熱的に成
長される。この５ｉｏ２第−油上に多結晶シリコンの第
一層（２０＞が析出される。多結晶の第一／！（２０）
は低圧の化学的蒸気析出法によって析出される。反応室
においてＳｉＨ４が尋人され、約６２０乃至６７０℃の
間で反応が進められ、多結晶ｍ（２０）が析出される。

この多結晶シリコン第一層（２０）は次にリンをドープ
入れされてシリコン全伝導性にし、浮遊ゲートを形成す
る。

リンは９５０℃にてｐｏａｐ、５の形で反応室中に等大
される。絶縁材料即ち５１０２の第二層（２２）が浮遊
ゲー）　（２０）上に熱的に成長される。５１０２第二
層（２２）は代表的な場合、７５０乃至１ｏｏｏＸ程度
である。多結晶層（２４ンが８１０２第二層（２２）上
に析出される。このシリコン多結晶層（２４ンはドープ
入れされてｍ（１０ンの制御ゲートに対する接続子を形
成する。

第２図を参照すると先行技術によるＫＷ）ＲＯＭ（１１
０）が示されている。先行技術ＪＩＪＰＲＯＭ（１１０
）は集１図に示す先行技術ｌＰＲＯＭ　（１０ンと、ド
レーン（１６）及び浮遊ゲ−）　（２０）間のトンネル
酸化物領域（１５）’ａ−別にすれば、同一である。こ
のトン洋ル酸化物領斌は代表的な場合ｆＪｉｏｏＸの厚
さでめる。この狭隘な薄いトンネル酸化物領域（１５）
は消去又は書込みのサイクルの期間中、ドレーン（１６
）に又はドレーン（１６）から、電子をトンネル効果で
通過させることを許容する。５ｉ０２の第−屑（１８）
及び第二層（２２）の製造及び浮遊ゲート（２０）と制
御ゲート（２４）の形成は第１図のｊｌｉＦＲＯＭ　（
１０）について説明したと同様である。

本発明の方法では５ｉ０２　ｔｊｔｊ、１ｍ　（１８）
は先行技術Ｅｌ！ｉＦＲＯＭ　（ｉ　０　）又はｘｚＰ
ＲＯＭ（１１０）について述べたと同様、＊結晶基板（
１２）上に熱的に成長される。しかし浮遊ゲート（２０
）は５ｉｏ２第一層（１８）上に多結晶シリコンのｔｘ
ｔ析出させると七により形成される。

この多結晶シリコンの層（２０）は低圧化学的蒸気引出
法によって析出され、この賜金ＳｉＨ４は約６２０乃至
６７０℃にて尋人され、反応させられる。Ｓ１○２第二
層（２２）が次に、ドープされてない多結晶シリコン第
−ＪＭ（２０）土に熱的成長される。この５１０２第二
層は杓２５０人の〜さである。多結晶シリコン第−Ｉ曽
（２０）には５ｉｏ２第二層（２２）’ｅ通してリンイ
オンが伍込みされる。代表的な吻合、リンイオンは８１
０２第二層（２２）に衝欠しでこれ全通過するため、７
０乃至１２０　Ｋｅｙに加速され、多結晶シリコン第一
層（２０）申に析出される。多結晶シリコン第一＃（２
０）、はリンでドープ入れされ、浮遊ゲート（２０）と
なる。

５１０２がさらに５１０２第二Ｊｆｉ＜２２）の頂部上
に析出されて全厚（が４００乃至５ｏｏＡにされる。多
結晶シリコン第二Ｊｌ！（２４）が次に、先行技術につ
いて述べたと同様に、二酸化シリコン（２２）第二層上
に析出される。この多結晶シリコン第二層（２４）はそ
の後、制御ゲートを形成すべく伝傅性を持つようにドー
プ入れできる。

第３図を参照すると、先行技術のＥＦＲＯＭ（１０）又
はＫＦｉ’ＰＲＯＭ（１１０）の浮遊ゲート（２０）の
断面（実線）と本発明方法により製造されるｌＰＲＯＭ
又はｌＰＲＯＭの浮遊ゲート（１２０）の断面（破腺ン
が示されている。これは非常に拡大された図であって、
代表例では浮遊ゲートの寸法は１μ以下の大きさである
。

第３図に見られるように先行技術の浮遊ゲート（２０）
は多数の凹凸（Ａ、Ｂ、０等で示す）を示す。浮遊ゲー
ト（２０ンの粗さは多結晶シリコンの化学的リンドープ
入社に帰因する。これらの浮遊ゲ−）　（２０）におけ
る凹凸は、電場の強調点を形成する。浮遊ゲート（２０
）及び制御ゲート間の好１しからざる放電を防止するた
め、これらの間の絶縁層又は二酸化シＶコ／の第二Ｉｆ
ＩＩ（２２）は比較的に大きい（７５０λ＆ｉ度）こと
を要プ゛る。Ｏ＝ｌ仝但しＥは材料のｖ１電定数、Ａは
ニゲート間の面積、Ｔは両者間の厚さ。

であるので、大＠なＴの値に対してはＣが小さくなる。

更にΔＱ＝（ＥｘＶ　であるので、Ｃの小さな値に対し
ては大きな値のＶが、電荷Ｑを浮遊ゲートに与え又は除
去するに、必要と避れる。その結果、沓き込み又は消去
の電圧が大きくなければならない。

これとは対照的に、本発明の方法によって形成される浮
遊ゲート（１２０）　”ｃ用いると表面が比較的滑かで
ある。ドープ材料は化学的に尋人されず、浮遊ゲート（
１２０）の表面を変形させない。浮遊ゲ−卜（１２０）
の表面が比較的に滑かであるので、二酸化シリコンの第
二層（２２）は４００乃至５ｏｏＡ程度でよい。、この
ことによって容量結合が増大する。

従って誉き込み及び消去のサイクルに景する動作電圧は
はるかに低くできる。浮遊ゲートの帯電及び放電はトン
ネル酸化物にまたがる亀子のファウ２−・ノルドハイム
トンネル効果によって達成される。このトンネル電流は ”　４　”ｉＥｌＭｊ　（Ｊｔ。ｎｎｅ。）＝ａ−Ｂ・
、８−（アあ、。えだしα、βは延数、Ｅはトンネル酸
化物にかかる電場の強さＥ−τである。

ここに■はトンネル酸化物にまたがるル５圧降下で、ｔ
はトンネル酸化物の厚さである。■は容量性等価電圧分
割器回路から算出できる。

卜酸化物容量、Ｔびトンネル酸化物容量の和である。よ
ル高い多層容量はよ）高い結合比を生じ、その結°未、
帯電状態の印加プログラミング電圧を低減し、又は帯電
状態のプログラミング時間をよシ短くする。

第４図を参照する２本発明のもう一つのｎｐＲｏＭ（２
１０）の断面図が示されテいル。ＥＰＦｔｏＭ（２１０
）はソース＜２１４）及びドレーン（２１０を有した単
結晶シリコン基板（２１２）を含む。５１０２第一層（
２１８ンは本体（２１２）上にある。ドープ薊の多結晶
シリコン第一層（２２０）が二酸化シリコン第一層（２
１８）上にある。第一層（２２０）は６２０℃で低圧化
学的蒸気析出法によって析出される。層（２２０）は矛
’１３０００乃至４ｏｏｏＸの厚さである。二酸化シリ
コン第二層（２２２）は多結晶シリコン第−虐（２２０
）上にある。

第二層（２２２）は実質的に２００乃至２５０λの間に
ある。第二層（２２２）は約１ａａａ’ｃにて乾燥した
酸素０２による熱的酸化によ多形成される。二酸化シリ
コン第二層（２２２）を通してイオン植込みされた多結
晶シリコン第−鳩（２２０）はリンをドープとして入れ
られる。ｐ６＋が７ｏ乃至１２０にθ■にて１×１０１
５ないし５　Ｘ　ｊ　０１５／１ｙｎ３で枢込みされる
。その後。

二酸化シリコンの第二層（２２２）は約１０分間、１５
０℃で硫酸中に液浸される。次に第二層（２２２）はイ
オン植込みＫよる汚染を除去するため約５分間、薄いＨ
Ｆ酸液中に反される。このＨＦＩｗは約２０大の８１０
２を除去する。この博いＨＦ＠准は蒸溜水１ｏに対して
ＨＰ酸１を含む。第二層（２２２）は蒸簡水で洗滌され
て乾燥される。二酸化シリコン第二層（２２２）上には
絶縁材料第一層が町田される。第三層（２２４）はシリ
コン窒化ｖｌＪ（Ｓｉ３Ｎ４）を含み、低圧化学的析出
法によシ釘出される。ＮＨ５及びｓ、ｔＨ２ａｉ２が約
７７０“Ｃで反応する。第三層（２２４）に約２５０１
である。発熱酸化（Ｈ２１０２）のサイクルが次に行な
われて窒化物ピンホール及び窒化物・酸化物境昇層が低
減される。発熱酸化の段は約２時間、９００℃にて酸素
と水軍を反応させることによル達成される。

これは自動的に約３０乃至５０犬の８１０２第三層（η
６）を生成する。最後に多結晶シリコンの第二層（２２
８）が５ｉ０２第三層（２２６）上に析出される。多結
晶シリコン第二層（２２８）は次に制御ゲートを形成す
べくドープを入れられる。

第５図を参照すると本発明のもう一つの齋ＲＯＭ（３１
０）が示されている。不発明のＫｍＦＲＯＭ　（３１０
）は第４図に示したＥＦＲＯＭ　（２１０）と、トンネ
ル酸化物領域（５１５）が付加されている点を除き、同
一である。他のすべての面で絶縁材料第一、第二、及び
第三層（二つの８１０２層と一つのＳｉ３Ｎ４層ン並び
に二つの多結晶シリコン層ｉ、　ｆｆＰＲｏＭ（，２１
０）に対すると同様の？４造を肩し、同様の方法で製造
される。５１０２第一層は厚いゲート領域上方に約７５
０１の厚はを有し、トンネル酸化物領域で約１Ｏ０λの
浮きｒ有する。

ＥＦＲＯＭ（２１０）又はｇｇｐＲＯＭ（３１０）を用
いる七制御ゲート及び浮遊ゲート間により大きな容量結
合が得られるがこれは両者間に析出されたシリコン窒化
物によるものである。シリコン窒化物は高い誘電定数を
有するので、その容量が増大される。これは、１２■程
度のより低い動作電圧で浮遊ゲート（２２０）に書込み
をし、又はゲート（２２０）から電荷を消去することが
できる、といりこ吉を意味する。

【図面の簡単な説明】

第１図は先行技術及び本発明に係るＥＰＲＯＭ装置の拡
大断面図、鉋２図は先行技術及び本発明に係るｇＥＰＲ
ｃＪＭＥＰＲＯＭ装置、第３図は先行技術に係るｌＰＲ
ＯＭ又はＪ！ｉｊｉｉＰＲＯＭ装置の浮遊ゲートと本発
明に係る凡ＰＲＯＭ又はＥＥＰＲＯＭＥＰＲＯＭ装置ト
とを１ねて示した拡大断面図、第４図は本発明の他の実
施例に係るＥＰＲＯＭ装置の拡大断面図、第５図は本発
明の他の笑施例Ｖｃ保るＥＪＰＲＯＭ装置の拡大断面図
及び第６図は先行技術及び本発明に係る装置電流−電圧
特性を示すグ２７である。 特許出願代理人 弁理士　山　崎　行　造 図面の゛浄書（内容に変更なし） １チエ〔〒−１−ＥＰＲＯＭ １＝エロトー＝３− ］ＦＩ［：ｒ−４−ＥＰＲＯＭ １Ｆ工ＵＴ−−５−ＥＥＰＲＱＭ １Ｆ工〔ト−ＥＥｓ　− 手続補正書 昭和５９年１２月」を日 特許庁長官　殿 １　事件の表示 昭和５９年特許願第２４４３２４号 ２　発明の名称 電気的プログラム式記憶装置とその製造方法３　補正を
する者 事件との関係　特許出願人 名　称　エクセル・マイクロエレクトロニクス・インコ
ーホレーテッド ４代理人 住　所　東京都千代田区永田町１丁目１１番２８号６　
補正の対象 明細書のタイプ浄書、及び正式図面。

Claims (1)

1. 【特許請求の範囲】 （１）複数の電気接続子と帯電用浮遊ゲート七を有する
   型式の電気的プログラム式記憶装置を製造する方法であ
   って、 少くとも一つの該接続子合有する単結晶半導体材料製の
   本体を製造する工程と。 半導体材料の該本体上に絶縁材料の第一層を熱的成長さ
   せる工程と、 該絶縁材料の第一層上に半導体の第一層を析出させる工
   程と、 該牛専体材料第一層上に絶縁材料の第二層を熱的成長さ
   せる工程と、 該絶縁材料第二層を通して上記半導体材料第一層中にド
   ープ材料を植込んで上記浮遊ゲートを形成する工程と、 該絶縁材料第二層上に半導体の第二層を析出して被せ、
   電気接続子を形成させる工程上を含む製造方法。 （２、特許請求の範囲第（１）項に記載の方法において
   上記単結晶半導体材料本体並びに上記半導体材料の第−
   及び第二層がシリコンである方法。 （３）％許請求の範囲第（２）項に記載の方法において
   、上記シリコンの第−及び第二ノ輪が多結晶シリコンで
   ある方法。 （４）特許請求の範囲第（２）項に記載の方法において
   、上記絶縁材料の第−及び第二層が二酸化シリコン（Ｓ
   ｉ０２）である方法。 （５）特許請求の範囲第（３）項に記載の方法において
   、上記多結晶シリコンの第一層が低圧の化学的蒸気析出
   によシ析出される方法。 （６）％許請求の範囲第（１）項に記載の方法において
   、上記植込み工程がイオン植込みによる方法。 （７）％許請求の範囲第（５）項に記載の方法において
   。 上記ドープ材料がリンである方法。 （８）特許請求の範囲第（１）項に記載の方法において
   。 上記植込み工程がさらに、 上記絶縁材料の第二層の一部を除去する工程と、 該絶縁材料の第二層上に絶縁材料の第三層を析出する工
   程と を會んでおシ、該ＩＩ！３緑材料第三層上に該専体材料
   第三層が析出されるようにされた方法。 （９）特許請求の範囲第（８）項に記載の方法において
   、上記単結晶半導体材料本体及び上記半導体材料の第−
   及び第二層がシリコンである方法。 （６）特許請求の範囲第（９）項に記載の方法において
   、上記シリコンの第−及び第二層が多結晶シリコンであ
   る方法。 （ロ）特許請求の範囲第（９）項に記載の方法において
   、上記絶縁材料の第−及び第二層が二酸化シリコン（Ｓ
   ｉ０２）である方法。 （２）特許請求の範囲第Ｑρ項に記載の方法において、
   上記ＩＩｌ！３ｍ材料の第三ノーがＳｉ３Ｎ４である方
   法。 に）特許請求の範囲第（１や項に記載の方法において、
   上記多結晶シリコンの第一層が低圧の化学的蒸気析出に
   よって析出される方法。 ａゆ　％許請求の範囲第（８）項に記載の方法において
   １上記植込み工程がイオン植込みによって行なわれる方
   法。 （ト）％計請求の範囲第（２）項に記載の方法において
   、該ドープ材料がリンである方法。 Ｑｆｊ　特許請求の範囲第（へ）項に記載の方法におい
   て、上記除去工程が上記二酸化シリコン（Ｓｉ０２）の
   第二層を稀釈ＨＦ酸にさらすことを自むようにされた方
   法。 αの　特許請求の範囲第αＱ項に記載の方法にして、上
   記絶縁材料の第三層を発熱（Ｈ２１０２）　ＰＲ化し、
   ５１０２の絶縁材料の第四層を形成する工程を更に含む
   方法。 （２）特許請求の範囲第α４項に記載の方法において、
   上記多結晶シリコン第一層に対する上記析出工程が約３
   １）Ｏｆ）ないし４０００Ａの析出をなし、上記５１０
   ２第二層析出工程が実質上２５０１の析出をなし、上記
   除去工程が実質上２０又の５１０２を除去し、上記５Ｌ
   ５Ｎ４第三層析出工程が実質上２５０Ｘの析出をなし、
   上記第四層が実質上３０ないし５０Ａであるようにされ
   た方法。 （至）電気的プログラム式記憶装置の浮遊ゲートにして
   、絶縁材料第一層と絶縁材料第二層との間にあシ、かつ
   ドープ材料をドープ入れされた半導体材料の上記浮遊ゲ
   ートの粗さを低減する方法であって。 該半導体材料を該第一層上に析出させる工程と、 該半導体材料上に該第二層を熱的成長させる工程と。 該第二層を通して該半導体材料中ＶＣ該ドープ材料をイ
   オン植込みして該浮遊ゲートを形成する工程と を含むことを改良点とする方法。 に）特許請求の範囲第（至）項に記載の方法において、
   該第−及び第二層が５ｔｏ２であシ、該半導体材料が多
   結晶シリコンであシ、該ドープ材料がリンである方法。 （２）電気的プログ２ム式記憶装置であって、ソース及
   びドレーンを有する単結晶半導体材料製の本体と、 該本体上の絶縁材料第一層と、 該第一層上の浮遊ゲートと、 該浮遊ゲート上の絶縁材料第二層と、 を含み、この場合において 該浮遊ゲートが該杷縁材料第一層上に半導体材料層を析
   出することによシ形成され、該絶縁材料第二層を該牛専
   体材料層上に熱的成長させることにより形成し、該絶縁
   材料第二層を逃して該半導体材料層中にドープ材料をイ
   オン植込みするようにされておシ、さらに 該絶縁材料第二層上に複式れたゲートを言むようにされ
   た記憶装置。 （２）％［ＦＩ−請求の範囲第クリ項に記載の装置にし
   て、該絶縁材料第二層上の絶縁材料第三層と。 該第三層上の該ゲートと、 をさらに含む記憶装置。 −％肝ｌ１Ｉｌｌ求の範囲第３η項に記載の装置におい
   て、皺本体及び該浮遊ゲー′卜がシリコンでめる装置。 ■　特許請求の範囲第四項に記載の装置において。 該浮遊ゲートが多結晶である装置。 に）％ｉＩ″Ｆ請求の範囲第（財）項に記載の装置にお
   いて該絶縁材料の第一及第二層が各々５ｉ０２であル、
   該ドープ材料がリンでるる装置。 （ハ）　％許請求の範囲第に）項に記載の装置において
   、紙本体及び該浮遊ゲートがシリコンである装置。 ＠　特許請求の範囲第（ハ）項に記載の装置において、
   該浮遊ゲートが多結晶である、装置。 ＠　％許詞求の範囲第（社）項に記載の装置において該
   絶縁材料第−及び第二層各々が５１０２であシ、該ドー
   プ材料がリンで必る装置。 （ハ）特許請求の範囲第（ハ）項に記載の装置において
   該第三層が５Ｌ５Ｎ４である装置。 鵜　特許請求の範囲第（２）項に記載の装置において該
   ５ｉｏ２第一層が厚いゲート領域上では約７５０１であ
   るが薄いゲート領域上では約１００又であシ、該浮遊ゲ
   ートが実質上３０００ないし４５００Ｘであり、該５１
   ０２第二層が実質上２５０にであシ、該Ｓｉ３Ｎ４層が
   実質上２５０Ｘである装置。