JPS6011494B2 - Analog/digital converter - Google Patents
Analog/digital converterInfo
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- JPS6011494B2 JPS6011494B2 JP4557379A JP4557379A JPS6011494B2 JP S6011494 B2 JPS6011494 B2 JP S6011494B2 JP 4557379 A JP4557379 A JP 4557379A JP 4557379 A JP4557379 A JP 4557379A JP S6011494 B2 JPS6011494 B2 JP S6011494B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は帰還比較方式のアナログノディジタル変換器の
改良に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improvement in a feedback comparison type analog-to-digital converter.
帰還比較方式のアナログノデイジタル(以下A/Dとい
う)変換器はしベルコンパレータの出力と入力の一方と
の間にディジタル/アナログ(以下D/Aという)変換
回路を介在させて帰還をかけ、ディジタル信号に変換す
べきアナログ信号入力とD/A変換器の出力とをアナロ
グレベルで比較し、これらが一致したときのD/A変換
回路に対するディジタル入力をAノ○変換出力とするも
のである。An analog-to-digital (hereinafter referred to as A/D) converter using a feedback comparison method interposes a digital/analog (hereinafter referred to as D/A) conversion circuit between the output and one of the inputs of the bell comparator to apply feedback. The analog signal input to be converted into a digital signal and the output of the D/A converter are compared at the analog level, and when they match, the digital input to the D/A conversion circuit is set as the A conversion output. .
第3図はD/A変換に抵抗ラダー回路を用いてなるこの
種のA/○変換器の要部を略示している。FIG. 3 schematically shows the main parts of this type of A/○ converter which uses a resistance ladder circuit for D/A conversion.
図において31は公知のR‐恋抵抗ラダー回路であって
、抵抗Rとその2倍の抵抗値の抵抗派とを梯子形に粗合
せてなり、電源端子には十V及び−Vの電圧が加えられ
ており、その出力端子と低圧側電源端子との間にはこの
抵抗ラダー回路31の出力の傾きを定めるための抵抗r
が接続されている。抵抗ラダー回路31の出力LDS及
びこのA/D変換器の入力、即ちディジタル信号に変換
すべきアナログ信号ANLは夫々レベルコンパレータ3
2の非反転入力及び反転入力となるようにしてある。抵
抗ラダー回路31の出力LDSを順次的に変じるための
アナログスイッチ310,311……………は、例えば
マイクロコンピュータ等のディジタル信号発生回路33
の対応ビットの出力によりオンオフされるようにしてあ
り、レベルコンパレー夕32の出力LCSはこのディジ
タル信号発生器33等へ出力されるようにしてある。こ
の回路の動作を第4図について説明すると、ディジタル
信号発生回路33は順次的に値を増すように2進コード
信号を発し、これによってアナログスイッチ310,3
11……………のオンオフを制御する。In the figure, numeral 31 is a well-known R-koi resistance ladder circuit, which consists of a resistor R and a resistor with twice the resistance value roughly combined in a ladder shape, and voltages of 10 V and -V are connected to the power terminal. A resistor r is added between the output terminal and the low voltage side power supply terminal to determine the slope of the output of the resistor ladder circuit 31.
is connected. The output LDS of the resistance ladder circuit 31 and the input of this A/D converter, that is, the analog signal ANL to be converted into a digital signal, are each output to a level comparator 3.
There are two non-inverting inputs and two inverting inputs. The analog switches 310, 311 for sequentially changing the output LDS of the resistance ladder circuit 31 are connected to a digital signal generating circuit 33 such as a microcomputer, for example.
The output LCS of the level comparator 32 is output to the digital signal generator 33 and the like. The operation of this circuit will be explained with reference to FIG.
11 Controls the on/off of...
そうすると抵抗ラダー回路31の出力LDSはしベルを
高めていき、抵抗r,Rの抵抗値を夫々(r)、(R)
とすると「最大;野5×2V迄達するが、この間にアナ
ログ信号ANLより鼓しベルとなる。そうするとしベル
コンパレータ32の出力LCSはハィレベルに転じ、こ
れによってこのときのディジタル信号発生回路33の出
力をもってA/D変換出力とするのであるが、レベルコ
ンパレータ32の2入力の差がそのオフセット電圧に近
い値になるとその出力LCSは第4図に示す如く振動す
ることになり、/・ィレベルに転じるタイミングが安全
に定まらず正確なA/D変換出力が得られないという難
点がある。この難点を解消するためにレベルコンパレー
タ32の出力をフリツプフロツプで受けて、このフリツ
ブフロップのセット出力をディジタル信号発生器33等
へ送出することが行われている。本発明はこのフリップ
フロップ等の回路部品を追加することなく正確なA/D
変換出力を安定に得ることを可能としたA/D変換器を
提供することを目的とし、以下に本発明をその実施例を
示す図面に塞いて詳述する。Then, the output LDS of the resistor ladder circuit 31 increases the level, and the resistance values of the resistors r and R become (r) and (R), respectively.
Then, it reaches the maximum value of 5×2V, but during this time, the analog signal ANL generates a drumming bell.Then, the output LCS of the bell comparator 32 changes to high level, which causes the output of the digital signal generation circuit 33 at this time to However, when the difference between the two inputs of the level comparator 32 becomes close to the offset voltage, the output LCS will oscillate as shown in Fig. 4, and change to the level /. There is a problem that the timing cannot be determined safely and accurate A/D conversion output cannot be obtained.To solve this problem, the output of the level comparator 32 is received by a flip-flop, and the set output of this flip-flop is converted into a digital signal. The present invention enables accurate A/D without adding circuit components such as flip-flops.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to drawings showing embodiments thereof, with the object of providing an A/D converter that can stably obtain a conversion output.
第1図は本発明に係るA/D変換器の姿部を略示してい
る。FIG. 1 schematically shows the external part of an A/D converter according to the invention.
1はR‐次抵抗ラダー回路であって、抵抗Rとその2倍
の抵抗値を有する抵抗2Rとを梯子形に絹合せてなり、
その2つの電源端子夫々には十V及び−Vの電圧が加え
られている。1 is an R-order resistance ladder circuit, which consists of a resistor R and a resistor 2R having twice the resistance value, arranged in a ladder shape.
Voltages of 10V and -V are applied to the two power supply terminals, respectively.
この抵抗ラダー回路1の出力LDSはしベルコンパレー
タ2の非反転入力とし、またこのA/D変換器の入力、
即ちディジタル信号に変換すべきアナログ信号ANLは
しベルコンパレータ2の反転入力としている。そしてこ
のレベルコンパレータ2の正負の電源端子夫々には抵抗
ラダー回路1の電源端子と同じ十V、一Vが印加されて
いる。更に本発明のA/D変換器にあっては抵抗ラダー
回路1の出力端子と、レベルコンパレータ2の出力端子
との間に抵抗rを接続してある。この抵抗rは後に示す
ように抵抗ラダー回路1の出力の懐きを定める抵抗とし
て機能すると共に帰還用の抵抗としても機能する。なお
抵抗R,2R,rの値の相対関係は第3図の従来回路と
同様である。そしてレベルコンパレー夕2の出力LCS
はディジタル信号発生回路3等へ出力され、このディジ
タル信号発生回路3の出力により抵抗ラダー回路1のア
ナログスイッチ】0,11……………のオン・オフを行
わせるようにしている点も従来回路同様である。次にこ
の回路の動作を第2図に基いて説明する。ディジタル信
号発生回路3が順次その値を増すようにして発する2進
コ−ドにより、抵抗ラダー回路1のアナログスイッチ1
0,11・・・・・・・・……・は所定の順序でオン・
オフし、この間に抵抗ラダー回路1の出力LDSは第2
図に示す如く上昇を続けていく。而してこの出力LDS
がアナログ入力ANLより低い間はレベルコンパレータ
の出力LCSはローレベルにある、即ち一Vのレベルに
あるので、抵抗rは抵抗ラダー回路1の一Vが印加され
ている低圧側電源端子に接続されているのと実質的に同
様であり、抵抗ラダー回路1の出力の額きを定める抵抗
として機能することになる。而して抵抗ラダー回路1の
出力LDSがアナログ入力ANLを越え、又は両者の差
がレベルコンパレータ2のオフセット電圧に近くなり、
レベルコンパレータ2の出力LCSが一旦ハイレベルに
なると、その出力端子は抵抗ラダー回路1の出力端子と
抵抗rを介して接続されており、且つこのハィレベルは
十Vのレベルとなっているので抵抗ラダー回路1の出力
LDSを正側へプルアップすることになり、その分アナ
ログ入力ANLより確実に大となりレベルコンパレータ
2の出力LDSはローレベルに落ちることなく、そのま
まハイレベルを維持することになる。このようなしベル
コンパレータ出力LCSは、これが/・ィレベルに転じ
た時のディジタル信号発生回路3の出力内容をA/D変
換出力として取出すための信号として利用するので本発
明のA/D変換器にあっては正確なA/D変換出力を安
定に得ることが可能になる。このように本発明のA/D
変換器はしベルコンパレータ2の出力電圧範囲を抵抗ラ
ダー回路1の電源電圧と一致させるべく構成する一方、
この抵抗ラダー回路の出力端子としベルコンパレータの
出力端子とを、抵抗ラダー回路の出力の傾きを定めるた
めの抵抗を兼ねる適宜の抵抗を介して接続したものであ
るので、特別な部品を要することなく、しかも正確なA
/D変換を安定して行わせ得る等本発明は優れた効果を
奏するものである。The output LDS of this resistance ladder circuit 1 is used as the non-inverting input of the bell comparator 2, and the input of this A/D converter,
That is, the analog signal ANL to be converted into a digital signal is used as the inverting input of the bell comparator 2. The same voltages as the power terminals of the resistance ladder circuit 1, 10 V and 1 V, are applied to the positive and negative power terminals of the level comparator 2, respectively. Furthermore, in the A/D converter of the present invention, a resistor r is connected between the output terminal of the resistor ladder circuit 1 and the output terminal of the level comparator 2. As will be shown later, this resistor r functions as a resistor that determines the strength of the output of the resistor ladder circuit 1, and also functions as a feedback resistor. Note that the relative relationships among the values of the resistors R, 2R, and r are the same as in the conventional circuit shown in FIG. And output LCS of level comparator 2
is output to the digital signal generating circuit 3, etc., and the output of the digital signal generating circuit 3 turns on/off the analog switches 】0, 11... of the resistor ladder circuit 1. It is similar to the circuit. Next, the operation of this circuit will be explained based on FIG. The analog switch 1 of the resistor ladder circuit 1 is activated by the binary code generated by the digital signal generating circuit 3 while increasing its value sequentially.
0, 11......... are turned on in a predetermined order.
OFF, and during this time the output LDS of the resistor ladder circuit 1 becomes the second
It continues to rise as shown in the figure. Then this output LDS
is lower than the analog input ANL, the output LCS of the level comparator is at a low level, that is, at the level of 1 V, so the resistor r is connected to the low voltage side power supply terminal to which 1 V of the resistor ladder circuit 1 is applied. It functions as a resistor that determines the value of the output of the resistor ladder circuit 1. Therefore, the output LDS of the resistance ladder circuit 1 exceeds the analog input ANL, or the difference between the two becomes close to the offset voltage of the level comparator 2,
Once the output LCS of the level comparator 2 becomes a high level, its output terminal is connected to the output terminal of the resistor ladder circuit 1 via the resistor r, and this high level is a level of 10 V, so the resistor ladder Since the output LDS of the circuit 1 is pulled up to the positive side, it becomes definitely larger than the analog input ANL by that amount, and the output LDS of the level comparator 2 does not fall to the low level but remains at the high level. Such a zero level comparator output LCS is used as a signal for extracting the output content of the digital signal generation circuit 3 as an A/D conversion output when it changes to the /. This makes it possible to stably obtain accurate A/D conversion output. In this way, the A/D of the present invention
While configuring the output voltage range of the converter ladder comparator 2 to match the power supply voltage of the resistor ladder circuit 1,
Since the output terminal of this resistance ladder circuit and the output terminal of the bell comparator are connected through an appropriate resistor that also serves as a resistor for determining the slope of the output of the resistance ladder circuit, no special parts are required. , and accurate A
The present invention has excellent effects such as being able to perform /D conversion stably.
第1図は本発明に係るA/○変換器の要部を示す回路図
、第2図はその動作説明図、第3図は従来のA/D変換
器の要部を示す回路図、第4図はその動作説明図である
。
1・・・・・・抵抗ラダー回路、2・・・・・・レベル
コントローラ、3・・・・・・ディジタル信号発生回路
。
繁1図多2図
亥4図
多3図FIG. 1 is a circuit diagram showing the main parts of an A/D converter according to the present invention, FIG. 2 is an explanatory diagram of its operation, and FIG. 3 is a circuit diagram showing the main parts of a conventional A/D converter. FIG. 4 is an explanatory diagram of its operation. 1...Resistance ladder circuit, 2...Level controller, 3...Digital signal generation circuit. Traditional 1 drawing, 2 drawings, 4 drawings, 3 drawings
Claims (1)
に備え、該抵抗ラダー回路の出力信号と、変換すべきア
ナログ信号とをレベルコンパレータに入力するように構
成した帰還比較方式のアナログ/デイジタル変換器にお
いて、前記レベルコンパレータの出力電圧範囲を前記抵
抗ラダー回路の電源電圧と一致させるべく構成する一方
、前記抵抗ラダー回路の出力端子とレベルコンパレータ
の出力端子とを適宜の抵抗を介して接続したことを特徴
とするアナログ/デイジタル変換器。1. A feedback comparison type analog/digital converter equipped with a resistance ladder circuit for digital/analog conversion and configured to input the output signal of the resistance ladder circuit and the analog signal to be converted to a level comparator, The output voltage range of the level comparator is configured to match the power supply voltage of the resistor ladder circuit, and the output terminal of the resistor ladder circuit and the output terminal of the level comparator are connected via an appropriate resistor. analog/digital converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4557379A JPS6011494B2 (en) | 1979-04-13 | 1979-04-13 | Analog/digital converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4557379A JPS6011494B2 (en) | 1979-04-13 | 1979-04-13 | Analog/digital converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55136717A JPS55136717A (en) | 1980-10-24 |
JPS6011494B2 true JPS6011494B2 (en) | 1985-03-26 |
Family
ID=12723081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4557379A Expired JPS6011494B2 (en) | 1979-04-13 | 1979-04-13 | Analog/digital converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6011494B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0423184U (en) * | 1990-06-15 | 1992-02-26 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01296822A (en) * | 1988-05-25 | 1989-11-30 | Toshiba Corp | Analog-digital converter |
-
1979
- 1979-04-13 JP JP4557379A patent/JPS6011494B2/en not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0423184U (en) * | 1990-06-15 | 1992-02-26 |
Also Published As
Publication number | Publication date |
---|---|
JPS55136717A (en) | 1980-10-24 |
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