JPS5946416B2 - 電極リ−ドの形成方法 - Google Patents
電極リ−ドの形成方法Info
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- JPS5946416B2 JPS5946416B2 JP12116079A JP12116079A JPS5946416B2 JP S5946416 B2 JPS5946416 B2 JP S5946416B2 JP 12116079 A JP12116079 A JP 12116079A JP 12116079 A JP12116079 A JP 12116079A JP S5946416 B2 JPS5946416 B2 JP S5946416B2
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Description
【発明の詳細な説明】
近年、ＬＳＩの機能増大にしたがい、ＬＳＩの半導体素
子から導出されるリード端子の数も４０〜８０個におよ
び、従来の如く一本づつＡｕ、Ａｌ線によつて接続する
ワイヤボンディング方法では、ボンディングに使用され
る時間が前記電極端子数の増加とともに増大し、ＬＳＩ
のコストを高めるばかりでなく、接続の信頼性も低下さ
せるものであつた。
子から導出されるリード端子の数も４０〜８０個におよ
び、従来の如く一本づつＡｕ、Ａｌ線によつて接続する
ワイヤボンディング方法では、ボンディングに使用され
る時間が前記電極端子数の増加とともに増大し、ＬＳＩ
のコストを高めるばかりでなく、接続の信頼性も低下さ
せるものであつた。
この様なワイヤボンディングの欠点を一掃するために、
ギャングボンディング法が開発され、実用化されてきた
。
ギャングボンディング法が開発され、実用化されてきた
。
一般的な方法を第１図で説明する。ポリイミド樹脂フィ
ルム１上に形成されたＣｕリード（厚さ３５μｍ）２に
は０．２〜０．６μｍの厚さにＳｎメッキ層３が形成さ
れている。
ルム１上に形成されたＣｕリード（厚さ３５μｍ）２に
は０．２〜０．６μｍの厚さにＳｎメッキ層３が形成さ
れている。
半導体基板４（４’は５１０２膜）の電極端子上にはＣ
ｒ−Ｃｕ、Ｔｈ−Ｃｕ等の複数層からなら金属膜５（バ
リヤメタルと呼ばれる）が真空蒸着法やスパッター蒸着
法等により形成され、更に前記金属膜５上に電解メッキ
法によりＡｕ突起物６が１０〜２０ｐｍの厚さに形成さ
れる。
ｒ−Ｃｕ、Ｔｈ−Ｃｕ等の複数層からなら金属膜５（バ
リヤメタルと呼ばれる）が真空蒸着法やスパッター蒸着
法等により形成され、更に前記金属膜５上に電解メッキ
法によりＡｕ突起物６が１０〜２０ｐｍの厚さに形成さ
れる。
前記Ａｕ突起物６は半導体素子の電極端子の位置に電極
端子の数だけ形成され、更に前記ポリイミド樹脂フィル
ム上のＣｕリードは前記端子に合致する位置まで延在さ
れるものである。
端子の数だけ形成され、更に前記ポリイミド樹脂フィル
ム上のＣｕリードは前記端子に合致する位置まで延在さ
れるものである。
第１図の如く構成されたＡｕ突起物６と、Ｃｕリード２
とは互いに位置合せされＣｕリード２側から４８０℃程
度に加熱した治具で全Ｃｕリード２を一度に押えればＡ
ｕ−Ｓｎの共晶物（約２８０℃で発生）が発生し、前記
治具を取り除けば、Ａｕ突起物６とＣｕリード２とは完
全に接続される事になる。ところがこの様なＡｕ−Ｓｎ
を用いる接続方法は接続の強度や、高い信頼性を期特出
来るものの、第２図に示す問題が発生する。なお、第１
図においてｂ図は、加熱治具５０（例えばパルス的にボ
ンディング時のみ加熱する治具もしくは、ヒーターを内
蔵し、常時加熱されている治具等がある。
とは互いに位置合せされＣｕリード２側から４８０℃程
度に加熱した治具で全Ｃｕリード２を一度に押えればＡ
ｕ−Ｓｎの共晶物（約２８０℃で発生）が発生し、前記
治具を取り除けば、Ａｕ突起物６とＣｕリード２とは完
全に接続される事になる。ところがこの様なＡｕ−Ｓｎ
を用いる接続方法は接続の強度や、高い信頼性を期特出
来るものの、第２図に示す問題が発生する。なお、第１
図においてｂ図は、加熱治具５０（例えばパルス的にボ
ンディング時のみ加熱する治具もしくは、ヒーターを内
蔵し、常時加熱されている治具等がある。
）が降下してきて、Ｃｕリード２とＡｕ突記物６を加圧
し、前記Ｃｕリード２とＡｕ突起物６とを圧接した状態
である。次いで前記加熱治具５０にパルス電流５１を流
すと、前記加熱治具５０は所定の温度までに瞬時に達す
る。この時、前記加熱治具５０の温度度はＣｕリード２
から、熱伝導率の良いＡｕ突起物６を介して半導体基板
４の方へ逃げる事になる（矢印５２）。このためにＡｕ
突起物６と接しているＣｕリード２の部分５３の温度は
前記加熱治具５０で発生した温度よりも低くなるが、Ａ
ｕ突起物６と接していないＣｕリード２の部分５４，５
１の温度はほぼ前記加熱治具５０の温度と等しくなる。
すなわち、Ｃｕリードの部分５３と５４，５４′との間
に温度差が発生する。この状態が瞬時（約５００ｍｓ以
内）に発生するためにＡｕ−Ｓｎの共晶物はＡｕ突起物
６の端５５，５５′で発生し、次いでＡｕ突起物６の上
５３でこの部分の温度がＡｕ−Ｓｎの共晶温度（２８０
℃）に達した後発生する。ところがＡｕ突起物６上に発
生した共晶物５６は第１図Ｃの如くＡｕ突起物６上のみ
に存在するが、瞬時に大量に出来たＡｕ突起物６の端５
５，５５′の共晶物は第２図Ａ，ｂに示した如く半導体
基板４上に流れ落ちる。これが共晶物により発生する（
第２図Ａ，ｂで説明する）クラツクの原因である。した
がつてＣｕリード２上のＳｎ層がＡｕ突起物６よりはみ
だしていることがクラツクを発生させる原因である。こ
れに対し、Ａｕ突起物６の端６の端５５，５５１で発生
する共晶物の発生量を極力押えるためにＳｎメツキの厚
さを調整することが容易に考えられる。一般に共晶物の
発生量はＳｎメツキ厚さが厚く、加熱治具５０の温度が
高い程発生しやすい。
し、前記Ｃｕリード２とＡｕ突起物６とを圧接した状態
である。次いで前記加熱治具５０にパルス電流５１を流
すと、前記加熱治具５０は所定の温度までに瞬時に達す
る。この時、前記加熱治具５０の温度度はＣｕリード２
から、熱伝導率の良いＡｕ突起物６を介して半導体基板
４の方へ逃げる事になる（矢印５２）。このためにＡｕ
突起物６と接しているＣｕリード２の部分５３の温度は
前記加熱治具５０で発生した温度よりも低くなるが、Ａ
ｕ突起物６と接していないＣｕリード２の部分５４，５
１の温度はほぼ前記加熱治具５０の温度と等しくなる。
すなわち、Ｃｕリードの部分５３と５４，５４′との間
に温度差が発生する。この状態が瞬時（約５００ｍｓ以
内）に発生するためにＡｕ−Ｓｎの共晶物はＡｕ突起物
６の端５５，５５′で発生し、次いでＡｕ突起物６の上
５３でこの部分の温度がＡｕ−Ｓｎの共晶温度（２８０
℃）に達した後発生する。ところがＡｕ突起物６上に発
生した共晶物５６は第１図Ｃの如くＡｕ突起物６上のみ
に存在するが、瞬時に大量に出来たＡｕ突起物６の端５
５，５５′の共晶物は第２図Ａ，ｂに示した如く半導体
基板４上に流れ落ちる。これが共晶物により発生する（
第２図Ａ，ｂで説明する）クラツクの原因である。した
がつてＣｕリード２上のＳｎ層がＡｕ突起物６よりはみ
だしていることがクラツクを発生させる原因である。こ
れに対し、Ａｕ突起物６の端６の端５５，５５１で発生
する共晶物の発生量を極力押えるためにＳｎメツキの厚
さを調整することが容易に考えられる。一般に共晶物の
発生量はＳｎメツキ厚さが厚く、加熱治具５０の温度が
高い程発生しやすい。
したがつて、Ｓｎメツキの厚さと、加熱温度の２つを，
制御する事が必要であるが、最も問題となる事は加熱治
具の温度分布の不均一性である。例えば加熱治具５０の
Ｃｕリードを加圧する側の寸法が２．４×４．０７１Ｌ
ｍ（例えば４ＫｂｉｔＲＡＭの寸法）とすれば、この様
な微少面積において、４８００Ｃ．の温度を前記２．４
×６．０ｍ１の全領域において均一にする事は著しく困
難である。加熱治具の端部においては放熱が激しく急激
な温度勾配を示す。第１図ｄは２．４×６．０１１のパ
ルスツールでの実測値を示したものである。最初のＡｕ
−Ｓｎ共晶を発生一させるボンデイング条件が４８０℃
であつたとすれば中央附近では良いが周辺附近では余り
にも温度差がありすぎる。周辺附近の温度４１５℃を４
８０℃にするためには少なくとも、中央附近の温度を５
５０〜５６０℃に高くしなければならない。この場合、
−加熱治具の中央附近にあるＡｕ突起物上では共晶物の
発生量が著しく大きくなり、過剰の共晶物は半導体基板
４へ流れ落ちクラツ久の発生をまねくものである。又、
第１図ｄの如くの温度分布の場合、Ｓｎメツキ厚を厚く
して、低い温度でも共晶を作らせる事が出来るが、４１
５℃附近では適量の共晶物が出来ても、４８０℃附近で
は、Ｓｎメツキ厚さが厚いから、その分だけ共晶物の量
が多くなつてしまい、結果的に、クラツクの発生をまね
くものである。すなわち、Ｓｎメツキ厚さを調整するに
しても加熱治具の温度分布を度外視する事が出来ないの
で、根本的な解決策とはならない。第２図ａにおいて、
Ａｕ突起物６とＣｕリード２とはＡｕ，Ｓｎの共晶物７
′によつて接続されているが、前記共晶物７′が発生す
る瞬間に余剰に発生した共晶物７は半導体基板４のＳｉ
Ｏ２膜４′上に瞬間的に落下する。
制御する事が必要であるが、最も問題となる事は加熱治
具の温度分布の不均一性である。例えば加熱治具５０の
Ｃｕリードを加圧する側の寸法が２．４×４．０７１Ｌ
ｍ（例えば４ＫｂｉｔＲＡＭの寸法）とすれば、この様
な微少面積において、４８００Ｃ．の温度を前記２．４
×６．０ｍ１の全領域において均一にする事は著しく困
難である。加熱治具の端部においては放熱が激しく急激
な温度勾配を示す。第１図ｄは２．４×６．０１１のパ
ルスツールでの実測値を示したものである。最初のＡｕ
−Ｓｎ共晶を発生一させるボンデイング条件が４８０℃
であつたとすれば中央附近では良いが周辺附近では余り
にも温度差がありすぎる。周辺附近の温度４１５℃を４
８０℃にするためには少なくとも、中央附近の温度を５
５０〜５６０℃に高くしなければならない。この場合、
−加熱治具の中央附近にあるＡｕ突起物上では共晶物の
発生量が著しく大きくなり、過剰の共晶物は半導体基板
４へ流れ落ちクラツ久の発生をまねくものである。又、
第１図ｄの如くの温度分布の場合、Ｓｎメツキ厚を厚く
して、低い温度でも共晶を作らせる事が出来るが、４１
５℃附近では適量の共晶物が出来ても、４８０℃附近で
は、Ｓｎメツキ厚さが厚いから、その分だけ共晶物の量
が多くなつてしまい、結果的に、クラツクの発生をまね
くものである。すなわち、Ｓｎメツキ厚さを調整するに
しても加熱治具の温度分布を度外視する事が出来ないの
で、根本的な解決策とはならない。第２図ａにおいて、
Ａｕ突起物６とＣｕリード２とはＡｕ，Ｓｎの共晶物７
′によつて接続されているが、前記共晶物７′が発生す
る瞬間に余剰に発生した共晶物７は半導体基板４のＳｉ
Ｏ２膜４′上に瞬間的に落下する。
この時に前記ＳｉＯ２膜１１半導体基板４あるいはバリ
ヤメタル５との熱膨張の差により瞬時にクラツク８を発
生せしめる。前記クラツク８はＣｕリード２の引張強度
を著しく低下する一方、半導体基板４内に形成されてい
るＰ・Ｎ接合を損傷してしまい、電気的特性の低下をま
ねくものであつた。又、前記Ａｕ突起物６と半導体基板
４の端が比較的接近している様な構成にあつては、第２
図ｂに示す如く共晶物９が、半導体基板４の端まで流れ
出し、半導体基板４と接触（矢印１０で示した）してし
まい、電気的に短絡する問題を発生させていた。本発明
はＡｕ−Ｓｎ共晶によつて接続を行なうギヤングボンデ
イングにおいて、前述した如くの共晶物の余剰物による
半導体基板のクラツクや、共晶物と半導体基板との短絡
を積極的に防止した信頼性の高いリード形成方法を提供
せんとするものである。
ヤメタル５との熱膨張の差により瞬時にクラツク８を発
生せしめる。前記クラツク８はＣｕリード２の引張強度
を著しく低下する一方、半導体基板４内に形成されてい
るＰ・Ｎ接合を損傷してしまい、電気的特性の低下をま
ねくものであつた。又、前記Ａｕ突起物６と半導体基板
４の端が比較的接近している様な構成にあつては、第２
図ｂに示す如く共晶物９が、半導体基板４の端まで流れ
出し、半導体基板４と接触（矢印１０で示した）してし
まい、電気的に短絡する問題を発生させていた。本発明
はＡｕ−Ｓｎ共晶によつて接続を行なうギヤングボンデ
イングにおいて、前述した如くの共晶物の余剰物による
半導体基板のクラツクや、共晶物と半導体基板との短絡
を積極的に防止した信頼性の高いリード形成方法を提供
せんとするものである。
第３図で本発明の構成を示す。
半導体基板１１上の電極端子に相当する位置にＣｒ−Ｃ
ｕ，Ｔｈ−Ｎｉ等のバリヤメタル１２が抵抗加熱法、ス
パツタ一蒸着法によつて形成され、更に１０〜２０μｍ
の厚さにＡｕメツキ法によりＡｕ突起物１３が形成され
る。
ｕ，Ｔｈ−Ｎｉ等のバリヤメタル１２が抵抗加熱法、ス
パツタ一蒸着法によつて形成され、更に１０〜２０μｍ
の厚さにＡｕメツキ法によりＡｕ突起物１３が形成され
る。
一方、ポリイミド樹脂フイルム１４のＣｕリード１５の
先端にはＳｎメツキ１６が施こされている。前記Ｓｎメ
ツキ１６は前記ＣｕｌＪ−ドの先端のみに部分的に形成
されているが、この形成はＣｕリードのエツチングによ
る形成が終了した段階で、再度、感光性樹脂を塗布し、
前記Ｃｕリードの先端のみを露出させたパターンを形成
せしめ、無電解メツキする事により第３図ａの構造を得
る事が出来る。第３図の本発明の実施例において、前記
ＣｕＩＪード１５に設けたＳｎメツキ１６の長さＡは、
Ａｕ突起物１３の長さＢよりも小さい事が本発明の特徴
である。例えば仮にＡｕ突起物１３の長さＢが１００μ
ｍであれば、Ｃｕリード１５に設けたＳｎメツキ１６の
長さＢは８０μｍ程度となる。
先端にはＳｎメツキ１６が施こされている。前記Ｓｎメ
ツキ１６は前記ＣｕｌＪ−ドの先端のみに部分的に形成
されているが、この形成はＣｕリードのエツチングによ
る形成が終了した段階で、再度、感光性樹脂を塗布し、
前記Ｃｕリードの先端のみを露出させたパターンを形成
せしめ、無電解メツキする事により第３図ａの構造を得
る事が出来る。第３図の本発明の実施例において、前記
ＣｕＩＪード１５に設けたＳｎメツキ１６の長さＡは、
Ａｕ突起物１３の長さＢよりも小さい事が本発明の特徴
である。例えば仮にＡｕ突起物１３の長さＢが１００μ
ｍであれば、Ｃｕリード１５に設けたＳｎメツキ１６の
長さＢは８０μｍ程度となる。
前記Ａ（！：：Ｂの関係は単に長さ方向だけでなく幅に
関しても同様の事が必要である。第３図ａは断面図を示
すものであるが、平面図を第４図に示した。
関しても同様の事が必要である。第３図ａは断面図を示
すものであるが、平面図を第４図に示した。
前記ＣｕｌＪ−ド１５に設けたＳｎメツキ１６の領域と
Ａｕ突起物１３との位置合せにおいては、第４図に示す
如く、Ｓｎメツキ１６の領域が、Ａｕ突起物１３の領域
内に入る様に行なうものである。第４図もしくは第３図
ａの状態で加熱した治具、で加圧すればＡｕ−Ｓｎの共
晶物１７が発生し、第３図ｂの如くの接続を得る事が出
来る。
Ａｕ突起物１３との位置合せにおいては、第４図に示す
如く、Ｓｎメツキ１６の領域が、Ａｕ突起物１３の領域
内に入る様に行なうものである。第４図もしくは第３図
ａの状態で加熱した治具、で加圧すればＡｕ−Ｓｎの共
晶物１７が発生し、第３図ｂの如くの接続を得る事が出
来る。
第３図ｂにおいて、発生した共晶物１７は、Ｓｎメツキ
１６の領域がＡｕ突起物１３よりも小さいために余剰物
となつて流れ出したり、流れ落ちる事がない。したがつ
て、従来発生していた、半導体基板のクラツクの発生に
よる電気的特性の低下や、流れ出した共晶物と半導体基
板との接触する事故が発生しない、このために信頼性の
高いリード接続を行なう事が出来るものである。
１６の領域がＡｕ突起物１３よりも小さいために余剰物
となつて流れ出したり、流れ落ちる事がない。したがつ
て、従来発生していた、半導体基板のクラツクの発生に
よる電気的特性の低下や、流れ出した共晶物と半導体基
板との接触する事故が発生しない、このために信頼性の
高いリード接続を行なう事が出来るものである。
第１図Ａ，ｂ，ｃは従来例の構成断面図、同図ｄは温度
分布図、第２図Ａ，ｂは従来例のボンデイングによる問
題を示す断面図、第３図Ａ，ｂは本発明の一実施例の構
成断面図、第４図は本発明の一実施例の構成平面図であ
る。 １１・・・・・・半導体基板、１３・・・・・・Ａｕ突
起物、１５・・・・・・Ｃｕリード、１６・・・・・・
Ｓｎメツキ。
分布図、第２図Ａ，ｂは従来例のボンデイングによる問
題を示す断面図、第３図Ａ，ｂは本発明の一実施例の構
成断面図、第４図は本発明の一実施例の構成平面図であ
る。 １１・・・・・・半導体基板、１３・・・・・・Ａｕ突
起物、１５・・・・・・Ｃｕリード、１６・・・・・・
Ｓｎメツキ。
Claims (1)
- １ 半導体素子上の電極端子に設けたＡｕ突起物と樹脂
フィルムテープ上に設けたＳｎメッキしたＣｕリードと
をギャングボンディングする方法において、前記Ｃｕリ
ードにメッキされているＳｎ層が一定厚でメッキ領域の
長さが、前記Ａｕ突起物の長さよりも短かくかつ前記Ｓ
ｎ層のメッキ領域の幅が、前記Ａｕ突起物の幅よりも短
かく形成されるとともに、前記Ｃｕリードにメッキされ
ているＳｎ層の領域が前記Ａｕ突起物の領域内において
ギャングボンディングし、前記Ｓｎ層とＡｕ突起物の共
晶物を前記Ａｕ突起物の領域内に形成させることによつ
て電極リードを形成することを特徴とする電極リードの
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12116079A JPS5946416B2 (ja) | 1979-09-19 | 1979-09-19 | 電極リ−ドの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12116079A JPS5946416B2 (ja) | 1979-09-19 | 1979-09-19 | 電極リ−ドの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5645044A JPS5645044A (en) | 1981-04-24 |
| JPS5946416B2 true JPS5946416B2 (ja) | 1984-11-12 |
Family
ID=14804325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12116079A Expired JPS5946416B2 (ja) | 1979-09-19 | 1979-09-19 | 電極リ−ドの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946416B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756771B2 (ja) * | 1988-06-27 | 1995-06-14 | 松下電工株式会社 | リモコンリレー |
| CN107978582A (zh) * | 2016-10-25 | 2018-05-01 | 矽创电子股份有限公司 | 芯片封装结构及相关引脚接合方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596570A (ja) * | 1982-07-02 | 1984-01-13 | Toshiba Corp | 半導体装置 |
| JP4104889B2 (ja) * | 2002-03-29 | 2008-06-18 | 株式会社東芝 | 光半導体装置 |
-
1979
- 1979-09-19 JP JP12116079A patent/JPS5946416B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756771B2 (ja) * | 1988-06-27 | 1995-06-14 | 松下電工株式会社 | リモコンリレー |
| CN107978582A (zh) * | 2016-10-25 | 2018-05-01 | 矽创电子股份有限公司 | 芯片封装结构及相关引脚接合方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5645044A (en) | 1981-04-24 |
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