JPS5937585B2 - 相補性ｍｉｓ論理回路 - Google Patents
相補性ｍｉｓ論理回路Info
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- JPS5937585B2 JPS5937585B2 JP54095354A JP9535479A JPS5937585B2 JP S5937585 B2 JPS5937585 B2 JP S5937585B2 JP 54095354 A JP54095354 A JP 54095354A JP 9535479 A JP9535479 A JP 9535479A JP S5937585 B2 JPS5937585 B2 JP S5937585B2
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- 230000000295 complement effect Effects 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 62
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】
本発明は互に相補関係を有する２つのＭＩＳトランジス
タを構成してなる半導体装置を以つて構成されてなる相
補性ＭＩＳ論理回路の改良に関する。
タを構成してなる半導体装置を以つて構成されてなる相
補性ＭＩＳ論理回路の改良に関する。
斯種相補性ＭＩＳ論理回路として従来、第１図に示す如
く例えばＮ型の半導体基板でなるＮ型の半導体領域１と
、その半導体領域１内にその主面２側よシ形成されたＰ
型の半導体領域３、４及び５と、半導体領域３内にその
主面２側より形成されたＮ型の半導体領域６及び７と、
半導体領域１の半導体領域４及び５間の領域部８上に絶
縁層９を介して配された導電性層１０と、半導体領域３
の半導体領域６及ひＴ間の領域部１１上に絶縁層１２を
介して配された導電性層１３とを具備して半導体領域４
、半導体領域５、領域部８、絶縁層９及び導電性層１０
を似つてそれ等と夫々ソース領域、、ドレイン領域、チ
ャンネル領域、ゲート絶縁層及びゲート電極とせるＮチ
ャンネル型ＭＩＳトランジスタＱ１を、半導体領域６、
半導体領域７、領域部ＩＬ絶縁層１２及び導電性層１３
を以つてそれ等を夫々ソース領域、ドレイン領域、チャ
ンネル領域、ゲート絶縁層及びゲート電極とせるＰチャ
ンネル型ＭＩＳトランジスタＱ２を構成し、而して半導
体領域４をこれに連結せる導電性層１４を介して端子１
５に、半導体領域５及び７をそれ等間に延長せる導電性
層１６を介して端子ＩＴに、半導体領域６をそれに連結
せる導電性層１８を介して端子１９に、導電性層１０及
び１３を端子２０に連結してなる半導体装置を以つて構
成されたものが提案されている。
く例えばＮ型の半導体基板でなるＮ型の半導体領域１と
、その半導体領域１内にその主面２側よシ形成されたＰ
型の半導体領域３、４及び５と、半導体領域３内にその
主面２側より形成されたＮ型の半導体領域６及び７と、
半導体領域１の半導体領域４及び５間の領域部８上に絶
縁層９を介して配された導電性層１０と、半導体領域３
の半導体領域６及ひＴ間の領域部１１上に絶縁層１２を
介して配された導電性層１３とを具備して半導体領域４
、半導体領域５、領域部８、絶縁層９及び導電性層１０
を似つてそれ等と夫々ソース領域、、ドレイン領域、チ
ャンネル領域、ゲート絶縁層及びゲート電極とせるＮチ
ャンネル型ＭＩＳトランジスタＱ１を、半導体領域６、
半導体領域７、領域部ＩＬ絶縁層１２及び導電性層１３
を以つてそれ等を夫々ソース領域、ドレイン領域、チャ
ンネル領域、ゲート絶縁層及びゲート電極とせるＰチャ
ンネル型ＭＩＳトランジスタＱ２を構成し、而して半導
体領域４をこれに連結せる導電性層１４を介して端子１
５に、半導体領域５及び７をそれ等間に延長せる導電性
層１６を介して端子ＩＴに、半導体領域６をそれに連結
せる導電性層１８を介して端子１９に、導電性層１０及
び１３を端子２０に連結してなる半導体装置を以つて構
成されたものが提案されている。
所で斯る構成を有する相補性ＭＩＳ論理回路はこれを電
気的接続回路を以つて表わせば、詳細説明はこれを省略
するも、第２図に示す構成を有し、従つて端子１５を高
レベルの電圧点に、端子１９を低レベルの電圧点（接地
）に夫々接続せる状態で、端子２０にこれを人力端子と
して高低２つのレベルをとる人力パルスを与えれば、そ
の人力パルスが高レベルをとる区間に於てはＭＩＳトラ
ンジスタＱ１及びＱ２が夫々オフ及びオンを保つことに
より端子１７にこれを出力端子として低レベルの電圧が
得られ、又人力パルスが低レベルをとる区間に於てはＭ
ＩＳトランジスタＱ１及びＱ２が夫々オン及びオフを保
つことにより端子１７に高レベルの電圧が得られ、従つ
て端子１７より端子２０に与えられる人力パルスに対し
て逆極性の出力パルスが得られ、依つて論理回路として
の機能がインバータ機能として得られ、そしてＭＩＳト
ランジスタＱ１及びＱ２には入力パルスが高レベルより
低レベルに又その逆に転移するその転移時に於てのみし
か電流が流れないものである。
気的接続回路を以つて表わせば、詳細説明はこれを省略
するも、第２図に示す構成を有し、従つて端子１５を高
レベルの電圧点に、端子１９を低レベルの電圧点（接地
）に夫々接続せる状態で、端子２０にこれを人力端子と
して高低２つのレベルをとる人力パルスを与えれば、そ
の人力パルスが高レベルをとる区間に於てはＭＩＳトラ
ンジスタＱ１及びＱ２が夫々オフ及びオンを保つことに
より端子１７にこれを出力端子として低レベルの電圧が
得られ、又人力パルスが低レベルをとる区間に於てはＭ
ＩＳトランジスタＱ１及びＱ２が夫々オン及びオフを保
つことにより端子１７に高レベルの電圧が得られ、従つ
て端子１７より端子２０に与えられる人力パルスに対し
て逆極性の出力パルスが得られ、依つて論理回路として
の機能がインバータ機能として得られ、そしてＭＩＳト
ランジスタＱ１及びＱ２には入力パルスが高レベルより
低レベルに又その逆に転移するその転移時に於てのみし
か電流が流れないものである。
依つて上述せる従来の相補性ＭＩＳ論理回路はインバー
タ機能としてではあるが論理回路としての機能が大なる
消費電力を伴うことなしに得られるという特徴を有する
ものである。然し乍ら上述せる従米の相補性ＭＩＳ論理
回路の場合、ＭＩＳトランジスタＱ１及びＱ２が、ＭＩ
ＳトランジスタＱ１を構成せる半導体領域がＭＩＳトラ
ンジスタＱ２を構成せる半導体領域を兼ねたり、ＭＩＳ
トランジスタＱ１を構成せる絶縁層がＭＩＳトランジス
タＱ２を構成せる絶縁層を兼ねた９、ＭＩＳトランジス
タＱ１を構成せる導電性層がＭＩＳトランジスタＱ２を
構成せる導電性層を兼ねた９せる構成を？つては構成さ
れて居らず、全く各別に構成されている構成を有し、こ
の為全体を高密度化するに一定の限度を有する等の欠点
を有していた。
タ機能としてではあるが論理回路としての機能が大なる
消費電力を伴うことなしに得られるという特徴を有する
ものである。然し乍ら上述せる従米の相補性ＭＩＳ論理
回路の場合、ＭＩＳトランジスタＱ１及びＱ２が、ＭＩ
ＳトランジスタＱ１を構成せる半導体領域がＭＩＳトラ
ンジスタＱ２を構成せる半導体領域を兼ねたり、ＭＩＳ
トランジスタＱ１を構成せる絶縁層がＭＩＳトランジス
タＱ２を構成せる絶縁層を兼ねた９、ＭＩＳトランジス
タＱ１を構成せる導電性層がＭＩＳトランジスタＱ２を
構成せる導電性層を兼ねた９せる構成を？つては構成さ
れて居らず、全く各別に構成されている構成を有し、こ
の為全体を高密度化するに一定の限度を有する等の欠点
を有していた。
依つて本発明は、上述せる従来の相補性ＭＩＳ論理回路
の場合と同様に大なる消費電力を伴うことなしに論理回
路としての機能が得られるも、上述せる従来の相補性Ｍ
ＩＳ論理回路の場合の欠点を有しない新規な相補性ＭＩ
Ｓ論理回路を提案せんとするもので、以下詳述するとこ
ろよリ明らかとなるであろう。
の場合と同様に大なる消費電力を伴うことなしに論理回
路としての機能が得られるも、上述せる従来の相補性Ｍ
ＩＳ論理回路の場合の欠点を有しない新規な相補性ＭＩ
Ｓ論理回路を提案せんとするもので、以下詳述するとこ
ろよリ明らかとなるであろう。
第３図は本発明による相補性ＭＩＳ論理回路の一例を示
し、例えばＮ型の半導体基板３１と、その半導体基板３
１内にその主面３２側より形成されたＰ型の半導体領域
３３及び３４と、その半導体領域３３内に主面３２側よ
り形成されたＮ型の半導体領域３５と、半導体基板３１
の半導体領域３３及び半導体領域３４間の領域部３６及
び半導体領域３３の領域部３６及び半導体領域３５間の
領域部３７の主面３２側の面上に、領域部３６及び３７
に対して共通の絶縁層３８を介して配された同様に領域
部３６及び３７に対して共通の導電性層３９とを具備し
て、半導体基板３１、半導体領域３５、領域部３７、絶
縁層３８及び導電性層３９を？つてそれ等を夫々ソース
領域、ドレイン領域、チヤンネル領域、ゲート絶縁層及
びゲート電極とせるＮチヤンネル型ＭＩＳトランジスタ
Ｑ３を、半導体領域３３、半導体領域３４、領域部３６
、絶縁層３８及び導電性層３９を以つてそれ等を夫々ソ
ース領域、ドレイン領域、チヤンネル領域、ゲート絶縁
層及びゲート電極とせるＰチャンネル型ＭＩＳトランジ
スタＱ４を構成し、而して半導体基板３１をその内に主
面３２側より形成せるＮ型半導体領域４１及びこれに連
結せる導電性層４２を介して端子４３に、半導体領域３
４及び３５をそれ等に夫々連結せる導電性層４４及び４
５を介して端子４６に、半導体領域３３をその内に主面
３２側より形成せるＰ型半導体領域４７及びこれに連結
せる導電性層４８を介して端子４９に、導電性層３９を
端子５０に連結してなる半導体装置を以つて構成されて
いる。
し、例えばＮ型の半導体基板３１と、その半導体基板３
１内にその主面３２側より形成されたＰ型の半導体領域
３３及び３４と、その半導体領域３３内に主面３２側よ
り形成されたＮ型の半導体領域３５と、半導体基板３１
の半導体領域３３及び半導体領域３４間の領域部３６及
び半導体領域３３の領域部３６及び半導体領域３５間の
領域部３７の主面３２側の面上に、領域部３６及び３７
に対して共通の絶縁層３８を介して配された同様に領域
部３６及び３７に対して共通の導電性層３９とを具備し
て、半導体基板３１、半導体領域３５、領域部３７、絶
縁層３８及び導電性層３９を？つてそれ等を夫々ソース
領域、ドレイン領域、チヤンネル領域、ゲート絶縁層及
びゲート電極とせるＮチヤンネル型ＭＩＳトランジスタ
Ｑ３を、半導体領域３３、半導体領域３４、領域部３６
、絶縁層３８及び導電性層３９を以つてそれ等を夫々ソ
ース領域、ドレイン領域、チヤンネル領域、ゲート絶縁
層及びゲート電極とせるＰチャンネル型ＭＩＳトランジ
スタＱ４を構成し、而して半導体基板３１をその内に主
面３２側より形成せるＮ型半導体領域４１及びこれに連
結せる導電性層４２を介して端子４３に、半導体領域３
４及び３５をそれ等に夫々連結せる導電性層４４及び４
５を介して端子４６に、半導体領域３３をその内に主面
３２側より形成せるＰ型半導体領域４７及びこれに連結
せる導電性層４８を介して端子４９に、導電性層３９を
端子５０に連結してなる半導体装置を以つて構成されて
いる。
？上が本発明による相補性ＭＩＳ論理回路の一例構成で
あるが、斯る構成によれば、それを電気的接続回路を以
つて表わせば、詳細説明はこれを省略するも、第４図に
示す構成を有し、従つて端子４３を高レベルの電圧点に
、端子４９を低レベルの電圧点（接地）に夫々接続せる
状態で、端子５０にこれを人力端子として高低２つのレ
ベルをとる人力パルスを与えれば、その人力パルスが高
レベルをとる区間に於てはＭＩＳトランジスタＱ３及び
Ｑ４が夫々オン及びオフを保つことにより端子４６にこ
れを出力端子として高レベルの電圧が得られ、又人力パ
ルスが低レベルをとる区間に於てはＭＩＳトランジスタ
Ｑ３及びＱ４が夫々オフ及びオンを保つことにより端子
４６に低レベルの電圧が得られ、従つて端子４６より端
子５０に与えられる人力パルスに対して同極性の出力パ
ルスが得られ、依つて論理回路としての機能が得られ、
そしてＭＩＳトランジスタＱ３及びＱ４には人力パルス
が高レベルより低レベルに又その逆に転移するその転移
時に於てのみしか電流が流れないものである。
あるが、斯る構成によれば、それを電気的接続回路を以
つて表わせば、詳細説明はこれを省略するも、第４図に
示す構成を有し、従つて端子４３を高レベルの電圧点に
、端子４９を低レベルの電圧点（接地）に夫々接続せる
状態で、端子５０にこれを人力端子として高低２つのレ
ベルをとる人力パルスを与えれば、その人力パルスが高
レベルをとる区間に於てはＭＩＳトランジスタＱ３及び
Ｑ４が夫々オン及びオフを保つことにより端子４６にこ
れを出力端子として高レベルの電圧が得られ、又人力パ
ルスが低レベルをとる区間に於てはＭＩＳトランジスタ
Ｑ３及びＱ４が夫々オフ及びオンを保つことにより端子
４６に低レベルの電圧が得られ、従つて端子４６より端
子５０に与えられる人力パルスに対して同極性の出力パ
ルスが得られ、依つて論理回路としての機能が得られ、
そしてＭＩＳトランジスタＱ３及びＱ４には人力パルス
が高レベルより低レベルに又その逆に転移するその転移
時に於てのみしか電流が流れないものである。
依つて上述せる本発明による相補性ＭＩＳ論理回路も又
第１図にて上述せる従米の相補性ＭＩＳ論理回路の場合
と同様に論理回路としての機能が大なる消費電力を伴う
ことなしに得られるという特徴を有するものである。
第１図にて上述せる従米の相補性ＭＩＳ論理回路の場合
と同様に論理回路としての機能が大なる消費電力を伴う
ことなしに得られるという特徴を有するものである。
然し乍ら上述せる本発明による相補性ＭＩＳ論理回路の
場合、ＭＩＳトランジスタＱ３及びＱ４が、ＭＩＳトラ
ンジスタＱ３を構成せる半導体領域がＭＩＳトランジス
タＱ４を構成せる半導体領域を兼ね又ＭＩＳトランジス
タＱ３を構成せる絶縁層がＭＩＳトランジスタＱ４を構
成せる絶縁層を兼ね、且ＭＩＳトランジスタＱ３を構成
せる導電性がＭＩＳトランジスタＱ４を構成せる導電性
層を兼ねた構成を以つて構成され、この為全体が第１図
にて上述せる相補性ＭＩＳ論理回路の場合に高密化し得
る大なる特徴を有するものである。
場合、ＭＩＳトランジスタＱ３及びＱ４が、ＭＩＳトラ
ンジスタＱ３を構成せる半導体領域がＭＩＳトランジス
タＱ４を構成せる半導体領域を兼ね又ＭＩＳトランジス
タＱ３を構成せる絶縁層がＭＩＳトランジスタＱ４を構
成せる絶縁層を兼ね、且ＭＩＳトランジスタＱ３を構成
せる導電性がＭＩＳトランジスタＱ４を構成せる導電性
層を兼ねた構成を以つて構成され、この為全体が第１図
にて上述せる相補性ＭＩＳ論理回路の場合に高密化し得
る大なる特徴を有するものである。
周上述に於ては本発明の一例を示したに留まり上述せる
構成に於てそのＮ型をＰ型、Ｐ型をＮ型に読み替えた構
成とすることも出来、その他種々の変型変更をなし得る
であろう。
構成に於てそのＮ型をＰ型、Ｐ型をＮ型に読み替えた構
成とすることも出来、その他種々の変型変更をなし得る
であろう。
第１図は従米の相補性ＭＩＳ論理回路を示す路線的断面
図、第２図はその電気的接続図、第３図は本発明による
相補性ＭＩＳ論理回路の一例を示す路線的断面図、第４
図はその電気的接続図である。 図中、３１，３３，３４及び３５は半導体領域、３２は
主面、３８は絶縁層、３９は導電性層、Ｑ３及びＱ４は
ＭＩＳトランジスタを夫々示す。
図、第２図はその電気的接続図、第３図は本発明による
相補性ＭＩＳ論理回路の一例を示す路線的断面図、第４
図はその電気的接続図である。 図中、３１，３３，３４及び３５は半導体領域、３２は
主面、３８は絶縁層、３９は導電性層、Ｑ３及びＱ４は
ＭＩＳトランジスタを夫々示す。
Claims (1)
- １ 第１の導電型を有する第１の半導体領域と、該第１
の半導体領域内にその主面側より形成された第１の導電
型とは逆の第２の導電型を有する第２及び第３の半導体
領域と、該第２の半導体領域内にその上記主面側より形
成された第１の導電型を有する第４の半導体領域と、上
記第１の半導体領域の上記第２及び第３の半導体領域間
の第１の領域部及び上記第２の半導体領域の上記第１の
領域部及び上記第４の半導体領域間の第２の領域部の上
記主面側の面上に絶縁層を介して配された導電性層とを
具備して、上記第１の半導体領域、上記第４の半導体領
域、上記第２の領域部、上記絶縁層及び上記導電性層を
以つてそれ等を夫々ソース領域、ドレイン領域：チャン
ネル領域、ゲート絶縁層及びゲート電極とせる第１のＭ
ＩＳトランジスタを、上記第２の半導体領域、上記第３
の半導体領域、上記第１の領域部、上記絶縁層及び上記
導電性層を以つてそれ等を夫々ソース領域、ドレイン領
域、チャンネル領域、ゲート絶縁層及びゲート電極とせ
る上記第１のＭＩＳトランジスタと相補関係を有する第
２のＭＩＳトランジスタを構成してなる半導体装置を以
つて構成されてなる事を特徴とする相補性ＭＩＳ論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54095354A JPS5937585B2 (ja) | 1979-07-26 | 1979-07-26 | 相補性ｍｉｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54095354A JPS5937585B2 (ja) | 1979-07-26 | 1979-07-26 | 相補性ｍｉｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619660A JPS5619660A (en) | 1981-02-24 |
| JPS5937585B2 true JPS5937585B2 (ja) | 1984-09-11 |
Family
ID=14135314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54095354A Expired JPS5937585B2 (ja) | 1979-07-26 | 1979-07-26 | 相補性ｍｉｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937585B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190423A (en) * | 1981-05-19 | 1982-11-24 | Toshiba Corp | Semiconductor circuit |
| JPS598431A (ja) * | 1982-07-07 | 1984-01-17 | Hitachi Ltd | バツフア回路 |
| JPS62150749U (ja) * | 1986-03-14 | 1987-09-24 | ||
| JPS63131366A (ja) * | 1986-11-20 | 1988-06-03 | Csk Corp | カ−ドリ−ダ− |
| US5192393A (en) * | 1989-05-24 | 1993-03-09 | Hitachi, Ltd. | Method for growing thin film by beam deposition and apparatus for practicing the same |
| US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
| EP0570584A1 (en) * | 1991-01-12 | 1993-11-24 | SHIBATA, Tadashi | Semiconductor device |
-
1979
- 1979-07-26 JP JP54095354A patent/JPS5937585B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619660A (en) | 1981-02-24 |
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