JPS5926675Y2 - 分周回路 - Google Patents

Description

【考案の詳細な説明】 本考案は分周回路に関し、２／（２Ｎ−１）（Ｎ：正整
数）の高速分周の可能な分周回路を提供するものである
。

さて、入力信号の周波数を一定の比率で減少させること
を分局というが、最も簡単なものは入力周波数を１／２
、１／４・・・・・・等に分周する１／２ｎ分周で゛
ある。

これに通常用いられるのはフリップフロップ（ＦＦと略
）でありＦＦはＪ−ＫＦＦ、Ｊ−に−ＴＦＦ等多種に及
ぶが基本的には第１図に示す構成を有する。

インバータ１〜４とクロックφによって駆動するトラン
スファゲート５，８とクロックφによって駆動するトラ
ンスファゲート６．７によって構成され、初めＱ＝１．
Ｑ＝０（１はハイレベル、０はローレベルを示す）と仮
定すると、まずφによってゲート５．８が開きＱ信号が
ゲート５を経てインバータ１に入力され同時にインバー
タ３，４、ゲート８よりなるスレイブループによってＱ
信号が保持され、次にφによってゲート６．７が開きイ
ンバータ１，２およびゲート６によって信号が保持され
ると同時にゲート７を経て、インバータ２の出力１がイ
ンバータ３に入力されＱ＝０．Ｑ＝１となり、ＦＦ出力
が反転する。

ゲート６．７が一回開く毎に出力は反転するのでクロッ
ク周波数に対して出力は１／２分周となっている。

このＱ、Ｑをもう一つの同等のＦＦのクロックに入力す
ると、もとのクロック周波数の１／４分周が得られ、同
じ手法によりｎ個のＦＦにより１／２ｎ分周が得られる
。

一般的に用いられるもう一つの分周法を第２図に示す。

シフトレジスタ（ＳＲと略す）１１，１２．１３とイン
バータ１４によって構成され、初めＱ＝１．Ｑ＝Ｏと仮
定するとＱ信号は５ＲＩＩに入力され、クロック１回の
駆動で５Ｒ１１から出力され５Ｒ１２に入力されるので
クロック動作３回でＳＲ３からＯ信号が出力し、Ｑ＝０
．Ｑ＝１に反転し、次の３回のクロック動作で更に出力
信号が反転するので、この回路（通常リング勿つンタと
呼ぶ）は１／６分周動作をする。

一般にｎ個のＳＲを用いると１／２ｎの分周が可能とな
る。

その他多くの分周方法があるが、いずれも１／ｍ分周で
、一般的に簡単に２／ｍ分周する方法はこれまで知られ
ていない。

そこで、本考案は、２／（２ｎ−１）高速分周を容易に
実現する回路を提供するものでその一実施例を第３図に
示す。

第３図の分周回路はＳＲ２１，２２，２３とインバータ
２４および排他論理ゲート２５（点線枠部）によって構
成され、５Ｒ２１はリセット付ＳＲで最終段出力を入力
信号とする。

第３図の上半分は、第２図に示したりリングカウンタに
リセットを付力叱たもので゛各５Ｒ２１，２２，２３の
出力Ｑ１〜Ｑ３は第４図に示したように入力クロック信
号の１１５分周となって、位相は各々クロック１周期分
シフトしている。

これは通常３個のＳＲで１／６分周するリングカウンタ
にリセットを設けたためである。

前述のリングカウンターの動作よりも明らかなように通
常であれば３個のリングカウンタ内に保持された状態の
変化は、初期状態をすべてＯと仮定するとクロック１周
期毎に、出力Ｑ、、Ｑ２．Ｑ３は０，０゜Ｏ１２，０，
０，→１，１，０→１，１，１→０，１，１→０，０，
１→０．０．０の経過をたどり１／６分周になる。

しかるにＱ３が１となったときすなわち１，１．１の状
態となるとＱ３によりＳＲ２１にリセットがかかり、次
の状態０，１．１にジャンプし、１，１．１の状態をと
びこす結果１１５分周となるからである。

すなわち、第４図のＱ１〜Ｑ３に示すようにクロックφ
よりみれば１１５分周出力が得られたことになる。

さてこれを第３図の枠内に示した排他的論理ゲート２５
にＱｌとＱ２或いはＱ２とＱ３を入力すると、２人力が
共に０か１の時は出力はＯとなり、その他の時は１とな
るのでＱｌ、Ｑ２を入力とする排他的論理ゲート２５の
出力は０□のようになる。

また出力Ｑ２．Ｑ３を排他的論理ゲート２５に入力すれ
は゛その出力は第４図０２となる。

これはクロックを１１５分周したＱ１〜Ｑ３の２倍の周
波数を有するので２１５分周を実現したことになる。

今、ＳＲ３個の場合について説明したが一般にＮ個のＳ
Ｒによって構成された場合、リングカウンタであれば１
／２Ｎ分周になるが初段にリセットを設けると、１／（
２Ｎ−１）分周が実現し、各ＳＲの出力Ｑ、、Ｑ２・・
・・・・ＱＮの中で（Ｑｌ、ＱＮ）の組合せを除いた任
意の２信号を排他的論理ゲートに入力すると、Ｑの周波
数の２倍即ち２／（２Ｎ−１）の出力が得られる。

今（Ｑ、、ＱＮ）を除くのは、ＱｌとＱＮ＜ｌ〉の位相
のタイミングは第４図のＱＩとＱ３と同様で重なりが無
い為に排他的論理ゲートに入力しても１／（２ｎ−１）
のままで゛出力されるためで゛ある。

以上の如く本考案に係る分周回路では最終的シフトレジ
スタ２３の出力のみを初段のシフトレジスタ２１の入力
信号及びリセット信号とするので、フィードバック回路
は一本の配線で済む。

従って、回路構成が極めて簡単になり、回路規模も小さ
くなる利点を有する。

この様にまず１／（２ｎ −１）の奇数分周比が得られ
、高速動作が可能で高速分周ができ、高速動作になる程
有効となる。

これは特にダイナミック式のＭＯＳまたはＣＭＯ３分周
回路に極めて有効である。

また外部回路として本願考案ではＥＸＯＲを附加した特
有の構成とすることにより、２／（２ｎ −１）の倍の
分周回路を構成している。

ＥＸＯＲはフィードバック回路ではなく分周動作の速度
には関係せず、本願考案では高速の２／（２ｎ−１）分
周が可能となる。

以上説明したように本考案によるとＮ個のＳＲによって
２／（２Ｎ−１）分周が容易に実行できるとともに、ゲ
ート回路にてフィードバック回路を形成していないため
高速分周が可能となる。

本考案の応用として、例えば現在テレビ同期信号発生回
路に於いては、３．５８ＭＨｚの副搬送波ＳＣと３１．
５ ＫＨｚの水平出力ｆ Ｈを得る為に、ＳＣの４倍且
つｆＨの４５５倍の１４．３ＭＨｚの水晶振動子を原振
に用いている。

これは、単一の原発振から整数の同期分周によってＳＣ
とｆＨｌその他多くの複合同期信号を得る為で、すべて
の信号を整数分の１の分周によって得る為の最小公倍数
である。

この回路は多くの素子たとえば通常のトランジスタ等を
用い大規模・高価格のものであり、ＭＯＳ等の集積回路
化が困難であった。

すなわちＭＯ３技術では１０ ＭＨｚ以上の高周波数の
信号を１／４５５のような複雑な同期分周するのは高速
性に追随できず実現が困難であった。

しかし本考案を応用するとＪ４．３ＭＨｚの１／２の７
．１５Ｍ土の原振から１／２分周でＳＣ、２／４５５分
周してｆＨを得られる。

これは１０ＭＨｚより低い周波数でありＭＯ５技術で可
能であり、更に第３図の回路は各ＳＲが共通のクロック
で駆動される為、第１図のようなＦＦを直結した分周回
路に比し、出力信号の入力に対する遅延時間が大幅に改
善され、高速同期分周に適している。

すなわち、第１図を縦続接続すると各ＦＦ段ごとに遅延
時間が発生し、トータルの遅延時間は各段の遅延時間の
Ｎ倍となるが、第３図の回路ではすべてのＳＲを同一ク
ロックで駆動しかつフイードバツク回路としてゲート回
路を用いておらず遅延時間は一段骨のみとすることがで
きる。

以上のように、本考案は２／（２Ｎ−１）分周を実現可
能とし高速の同期分周に於いて特に有効である。

【図面の簡単な説明】

第１図は入力クロック周波数を１／２分周する従来のフ
リップフロップ回路の構成図、第２図は入力クロック周
波数を１／６分周する従来の分周回路の構成図、第３図
は本考案の一実施例である人力クロック周波数を２１５
分周する分周回路の構成図、第４図は第３図の回路にお
ける人出力信号の位相関係を示した各部の波形図である
。 φ、φ・・・・・・クロック信号、２１，２２．２３・
・・・・・シフトレジスタ、２４・・・・・・インバー
タ、２５・・・・・・排他的論理ゲート。

Claims (1)

【実用新案登録請求の範囲】
1. Ｎ（Ｎは正整数）個のフリップフロップを直列接続して
   共通のクロック信号で駆動するシフトレジスタの最終段
   出力で初段の上記フリップフロップをリセットし、且つ
   上記最終段出力を反転して上記初段のフリップフロップ
   に入力し、かつ上記フリップフロップのうちの２個の出
   力を排他的論理ゲートに入力することにより、この排他
   的論理ゲートの出力から上記クロック信号の２／（２Ｎ
   −１）の周波数の分周信号を発生することを特徴とする
   分周回路。