JPS59217368A - 集積回路とその製造方法 - Google Patents
集積回路とその製造方法Info
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- JPS59217368A JPS59217368A JP58091436A JP9143683A JPS59217368A JP S59217368 A JPS59217368 A JP S59217368A JP 58091436 A JP58091436 A JP 58091436A JP 9143683 A JP9143683 A JP 9143683A JP S59217368 A JPS59217368 A JP S59217368A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は大電流素子を含む集積回路とその製造方法に関
するものである。
するものである。
従来の集積回路に適するたで形構造絶縁ゲート電界トラ
ンジスタ（以下ＭＯ８ＰＥＴと略記する）は第１図に示
すように、ｎチャネル素子の場合はｐ形高抵抗基板１と
月形エピタキシャル層２との境界域にｎ形埋込み層６を
設け、ドレイン電極４がら」二記ｎ形埋込み層乙に達す
る高濃度ｎ膨拡散層５を形成している。したがってドレ
イン電流はｎ膨拡散層ミからｎ形埋込み層６を通りゲー
ト電極乙の直下まで到達している。なお第１図において
７はｐ膨拡散層、８ばｎ膨拡散層、９はソース電極、Ｄ
、Ｓ、Ｇはそれぞれドレイン端子ミソース端子、ゲート
端子を示している。°大電流ＭＯ８ＦＥＴの場合は第１
図に示したＡ部分を単位として並列接続し等測的にチャ
ネル幅を得ることができるがこのような手段による場合
はｎ形埋込み層ろに起１ 因する直列抵抗成分が増
加する欠点がある。また第１図Ａに示した部分を並列接
続したものは素子面積が大きくなり、ドレイン面積の増
加にともなうドレイン・基板間の寄生容量が増加し、チ
ップサイズの増加にともなう高価格化や歩留り低下など
の欠点を有していた。
ンジスタ（以下ＭＯ８ＰＥＴと略記する）は第１図に示
すように、ｎチャネル素子の場合はｐ形高抵抗基板１と
月形エピタキシャル層２との境界域にｎ形埋込み層６を
設け、ドレイン電極４がら」二記ｎ形埋込み層乙に達す
る高濃度ｎ膨拡散層５を形成している。したがってドレ
イン電流はｎ膨拡散層ミからｎ形埋込み層６を通りゲー
ト電極乙の直下まで到達している。なお第１図において
７はｐ膨拡散層、８ばｎ膨拡散層、９はソース電極、Ｄ
、Ｓ、Ｇはそれぞれドレイン端子ミソース端子、ゲート
端子を示している。°大電流ＭＯ８ＦＥＴの場合は第１
図に示したＡ部分を単位として並列接続し等測的にチャ
ネル幅を得ることができるがこのような手段による場合
はｎ形埋込み層ろに起１ 因する直列抵抗成分が増
加する欠点がある。また第１図Ａに示した部分を並列接
続したものは素子面積が大きくなり、ドレイン面積の増
加にともなうドレイン・基板間の寄生容量が増加し、チ
ップサイズの増加にともなう高価格化や歩留り低下など
の欠点を有していた。
本発明は低直列抵抗で低寄生容量の大電流デバイスを含
む集積回路とその製造方法を得ることを目的とする。
む集積回路とその製造方法を得ることを目的とする。
」二記ｒＪ的を達成するために本発明による集積回路は
、たて形構造の半導体素子によって構成された集積回路
において、半導体基板に形成された北記基板と反対の導
電形を有する第１″の領域と、該請１の領域と同一の導
電形を有し第１の領域と基板との境界域に形成された低
抵抗の第２の領域と第２の領域と同一の導電形を有し、
上記第１の領域の表面から第２の領域に達するように前
記半導体素子を構成する第１の領域の周囲に形成された
複数個の第３の領域を含むことにより、第２の領域に達
する電流取出し層である第６の領域の数を増し第２の領
域に起因する直列抵抗を低下させ、かつ第２の領域に凸
部を設けることにより上記第６の領域の形成を容易にし
だものである。
、たて形構造の半導体素子によって構成された集積回路
において、半導体基板に形成された北記基板と反対の導
電形を有する第１″の領域と、該請１の領域と同一の導
電形を有し第１の領域と基板との境界域に形成された低
抵抗の第２の領域と第２の領域と同一の導電形を有し、
上記第１の領域の表面から第２の領域に達するように前
記半導体素子を構成する第１の領域の周囲に形成された
複数個の第３の領域を含むことにより、第２の領域に達
する電流取出し層である第６の領域の数を増し第２の領
域に起因する直列抵抗を低下させ、かつ第２の領域に凸
部を設けることにより上記第６の領域の形成を容易にし
だものである。
実施例
つきに本発明の実施例を図面とともに説明する。
第２図は本発明による集積回路の第１の実施例を示す構
造断面図、第６図は北記集積回路の第２の実施例を示す
構造断面図、第４図は上記第２の実施例の製造工程を示
す断面図で、（ａ）は高抵抗ｐ形基板に形成した四部に
ｓｂを拡散してｎ形層を形成した状態を示し、（ｂ）は
ｎ形層をエピタキシャル成長させた後人１ｎ１を研磨し
た状態を示す。第５図は本発明による集積回路の第６の
実施例を示す構造断面図、第６図は北記集積回路の第４
の実施例を示す構造断面図、第７図は上記集積回路の第
５の実施例を示す構造断面図である。第２図に示す第１
の実施例は■）形高抵抗基板１１の一部に５ｉ０２でマ
スクを行いＳｂを拡散した後マスクを除去し、その上に
第１の領域である月形エピタキシャル層１２を成長させ
て第２の領域である低抵抗ｎ形埋込み層１３を形成した
後、」二記エピタキシャル層の表面を研磨して凹凸を除
く。つぎにそれぞれのドレイン電極１４と」二記ｎ形埋
込み層１５とを接続する第５の領域である低抵抗ｎ形層
１５を形成する。なお回路を分離するために設けられた
高不純物濃度ｎ形層１６は熱拡散によって形成される。
造断面図、第６図は北記集積回路の第２の実施例を示す
構造断面図、第４図は上記第２の実施例の製造工程を示
す断面図で、（ａ）は高抵抗ｐ形基板に形成した四部に
ｓｂを拡散してｎ形層を形成した状態を示し、（ｂ）は
ｎ形層をエピタキシャル成長させた後人１ｎ１を研磨し
た状態を示す。第５図は本発明による集積回路の第６の
実施例を示す構造断面図、第６図は北記集積回路の第４
の実施例を示す構造断面図、第７図は上記集積回路の第
５の実施例を示す構造断面図である。第２図に示す第１
の実施例は■）形高抵抗基板１１の一部に５ｉ０２でマ
スクを行いＳｂを拡散した後マスクを除去し、その上に
第１の領域である月形エピタキシャル層１２を成長させ
て第２の領域である低抵抗ｎ形埋込み層１３を形成した
後、」二記エピタキシャル層の表面を研磨して凹凸を除
く。つぎにそれぞれのドレイン電極１４と」二記ｎ形埋
込み層１５とを接続する第５の領域である低抵抗ｎ形層
１５を形成する。なお回路を分離するために設けられた
高不純物濃度ｎ形層１６は熱拡散によって形成される。
以降は通常のたて形ＭＯ８ＦＥ’ｌ’の製法に従ってｐ
膨拡散層１７、ｎ膨拡散層１８、ソース電極１９、ゲー
ト電極２０を形成し、それぞれ対応する各電極を接続し
てソース端ＰＳ ）ゲート端子Ｇ１ ドレイン端子りと
すれば、第３の領域により電流の通路を拡大した大電流
ＭＯ８ＦＥＴが得られ、これにより低直列抵抗で大電流
の集積回路を構成することができる。
膨拡散層１７、ｎ膨拡散層１８、ソース電極１９、ゲー
ト電極２０を形成し、それぞれ対応する各電極を接続し
てソース端ＰＳ ）ゲート端子Ｇ１ ドレイン端子りと
すれば、第３の領域により電流の通路を拡大した大電流
ＭＯ８ＦＥＴが得られ、これにより低直列抵抗で大電流
の集積回路を構成することができる。
第６図に示す第２の実施例は前記第１の実施例と同様に
１１チャネル形ＭＯ８ＦＥＴを比較的厚いｎ形エピタギ
シャル層内に形成したものであるが、ｐ形高抵抗基板に
四部を設けてその内側に第２の領域である低抵抗埋込み
層１６を形成している。本実施例は第４図（ａＪに示す
よう罠、ｐ形高抵抗基板１１の一部にエツチングにより
深さ１５μｍの２つの四部２１．２１’を形成し、四部
２１と凹部２１′の間に形成された中央凸部２２０輻Ｂ
は１２μｍである。この状態で５ＩＯ２膜２３のマスク
を行いＳｂを拡散し上記四部２１゜２１′の表面にｎ形
層を形成する。つぎにＳｉＯ□膜２６全２６し、第１の
領域である１】形エピタキシャル層１２を２５μｍの厚
さにエピタキシャル成長させて第２の領域である低抵抗
ｎ形埋込層１３を形成した後、第４図（Ｉ））に示すよ
うに月形エピタキシャル層１２０表面を凹凸がないよう
に研磨する。上記ｎ形埋込み層１６の厚さは約８μｎ１
であるから中央凸部２２は完全にｎ形層になっている。
１１チャネル形ＭＯ８ＦＥＴを比較的厚いｎ形エピタギ
シャル層内に形成したものであるが、ｐ形高抵抗基板に
四部を設けてその内側に第２の領域である低抵抗埋込み
層１６を形成している。本実施例は第４図（ａＪに示す
よう罠、ｐ形高抵抗基板１１の一部にエツチングにより
深さ１５μｍの２つの四部２１．２１’を形成し、四部
２１と凹部２１′の間に形成された中央凸部２２０輻Ｂ
は１２μｍである。この状態で５ＩＯ２膜２３のマスク
を行いＳｂを拡散し上記四部２１゜２１′の表面にｎ形
層を形成する。つぎにＳｉＯ□膜２６全２６し、第１の
領域である１】形エピタキシャル層１２を２５μｍの厚
さにエピタキシャル成長させて第２の領域である低抵抗
ｎ形埋込層１３を形成した後、第４図（Ｉ））に示すよ
うに月形エピタキシャル層１２０表面を凹凸がないよう
に研磨する。上記ｎ形埋込み層１６の厚さは約８μｎ１
であるから中央凸部２２は完全にｎ形層になっている。
つぎに各ドレイン電極１４と上記１］形埋込み層１６に
設けられた各凸部２２および２２′とを接続する第６の
領域である低抵抗ｎ形層１５を拡散形成する。本実施例
ではｎ形エピタキシャル層１２の底面に低抵抗ｎ形埋込
み層１６の上記凸部２２および２２′が設けであるから
、！〕形エピタキシャル層１２０表面から低抵抗ｎ形層
１５を拡散形成させることが容易であり、しかも上記口
形層１５の１ 幅を」二記凸部２２． 、２２’の
幅よりも大きくすればこれら両者を確実に接続すること
ができ直列抵抗の低減に寄与することができる。」二記
ｎ形エピタキシャル層１２の厚さが薄い部分は約９μｍ
であり前記第１の実施例にお（づるｎ形エピタキシャル
層の厚さとほとんど同じであるから、第１の実施例と同
様にだて形ＭＯ８ＦＥＴを形成することができ、厚いｎ
形エピタキシャル層には高電圧、大電流のＭＯ８１＝’
Ｅ’１’を形成することができる。本実施例の回路分
離用の高不純物濃度口形層１６は薄いｎ形エピタキシャ
ル層２４に形成されている。なおと記実施例では形成さ
れた１］形工ピタキシヤル層１２の表面を研磨して凹凸
を除いたが、特許願昭５２−１２３４７４に示されてい
るエツチング法によって平坦にしてもよい。１記以降の
」ニ程は通常のたて形ＭＯ８ＦＥＴの製造法に従ってｐ
膨拡散層１７、ｎ膨拡散層１８、ソース電極１９、ゲー
ト電極２０、ドレイ、ン電極１４を形成する。
設けられた各凸部２２および２２′とを接続する第６の
領域である低抵抗ｎ形層１５を拡散形成する。本実施例
ではｎ形エピタキシャル層１２の底面に低抵抗ｎ形埋込
み層１６の上記凸部２２および２２′が設けであるから
、！〕形エピタキシャル層１２０表面から低抵抗ｎ形層
１５を拡散形成させることが容易であり、しかも上記口
形層１５の１ 幅を」二記凸部２２． 、２２’の
幅よりも大きくすればこれら両者を確実に接続すること
ができ直列抵抗の低減に寄与することができる。」二記
ｎ形エピタキシャル層１２の厚さが薄い部分は約９μｍ
であり前記第１の実施例にお（づるｎ形エピタキシャル
層の厚さとほとんど同じであるから、第１の実施例と同
様にだて形ＭＯ８ＦＥＴを形成することができ、厚いｎ
形エピタキシャル層には高電圧、大電流のＭＯ８１＝’
Ｅ’１’を形成することができる。本実施例の回路分
離用の高不純物濃度口形層１６は薄いｎ形エピタキシャ
ル層２４に形成されている。なおと記実施例では形成さ
れた１］形工ピタキシヤル層１２の表面を研磨して凹凸
を除いたが、特許願昭５２−１２３４７４に示されてい
るエツチング法によって平坦にしてもよい。１記以降の
」ニ程は通常のたて形ＭＯ８ＦＥＴの製造法に従ってｐ
膨拡散層１７、ｎ膨拡散層１８、ソース電極１９、ゲー
ト電極２０、ドレイ、ン電極１４を形成する。
第５図に示す第６の実施例は前記第２の実施例ど類似し
ているが、ｐ形高抵抗基板１１に形成された四部と四部
との間の凸部の幅が広＜ ｓｂのｎ膨拡散層２５．２５
’に挾まれた領域にはｐ形高抵抗基板１１が残存してい
る。このようにｐ形高抵抗基板１１を囲む形でｎ形層が
存在する場合は、ｎ形層２５．２５’と口形層領域との
境界の長さが増加した分たけ上記ｐ形高抵抗基板１１と
だて形ＭＯ８ＦＥＴと０間の寄生容量が増加するが、本
実施例のようにｎ膨拡散層２５ 、２５’ Ｉｃ挾まれ
た上記ｐ形高抵抗基板の領域の幅Ｆを十分挾くすれば、
電圧印加時の空乏層端はｃ 、 ｃ’に点線で示すよう
になり、寄生容量が増加することがない。従って寄生容
量を低く抑えるためには２個の半導体素子の境界部分に
形成されたｐ形高抵抗基板の凸部の幅Ｆが、少くとも上
記半導体素子に印加できる最大電圧（耐圧）以下の電圧
で完全に空乏層化されるようにする。上記以外の点につ
いては前記第２の実施例と同様である。
ているが、ｐ形高抵抗基板１１に形成された四部と四部
との間の凸部の幅が広＜ ｓｂのｎ膨拡散層２５．２５
’に挾まれた領域にはｐ形高抵抗基板１１が残存してい
る。このようにｐ形高抵抗基板１１を囲む形でｎ形層が
存在する場合は、ｎ形層２５．２５’と口形層領域との
境界の長さが増加した分たけ上記ｐ形高抵抗基板１１と
だて形ＭＯ８ＦＥＴと０間の寄生容量が増加するが、本
実施例のようにｎ膨拡散層２５ 、２５’ Ｉｃ挾まれ
た上記ｐ形高抵抗基板の領域の幅Ｆを十分挾くすれば、
電圧印加時の空乏層端はｃ 、 ｃ’に点線で示すよう
になり、寄生容量が増加することがない。従って寄生容
量を低く抑えるためには２個の半導体素子の境界部分に
形成されたｐ形高抵抗基板の凸部の幅Ｆが、少くとも上
記半導体素子に印加できる最大電圧（耐圧）以下の電圧
で完全に空乏層化されるようにする。上記以外の点につ
いては前記第２の実施例と同様である。
第６図に示す第４の・実施例は、同一のｐ形高抵抗基板
１１上に第６″図に示す第２の実施例と同様の高耐圧、
大電流Ｍ、Ｏ８Ｆ、ＥＴ Ｑｌと低耐圧のＭＯＳＦＥＴ
Ｑ２とを形成した集積回路で、低耐圧のＭＯＳＦＥＴ
Ｑ２のドレイン電極２６と高耐圧、大電流ＭＯ８ＦＥ
Ｔ Ｑｌのソース電極１９とをそれぞれ直結した複合４
極ＭＯ８ＦＥＴを構成している。上記高耐圧、大電流Ｍ
Ｏ８ＦＥＴ Ｑ、は前記第５図に示す第２の実施例と同
様で、低直列抵抗化をはかつている。
１１上に第６″図に示す第２の実施例と同様の高耐圧、
大電流Ｍ、Ｏ８Ｆ、ＥＴ Ｑｌと低耐圧のＭＯＳＦＥＴ
Ｑ２とを形成した集積回路で、低耐圧のＭＯＳＦＥＴ
Ｑ２のドレイン電極２６と高耐圧、大電流ＭＯ８ＦＥ
Ｔ Ｑｌのソース電極１９とをそれぞれ直結した複合４
極ＭＯ８ＦＥＴを構成している。上記高耐圧、大電流Ｍ
Ｏ８ＦＥＴ Ｑ、は前記第５図に示す第２の実施例と同
様で、低直列抵抗化をはかつている。
第７図に示す第５の実施例は高耐圧、大電流ＭＯ８ＦＥ
’、ｒ Ｑａと低耐圧のバイポーラトラジスタＱ４とを
同一の１）形高抵抗基板１１に：、に形成した集積回路
で、本実施例ではバイポーラトランジスタＱ４のコレク
タ２７が高耐圧、大電流ＭＯ８ＦＥＴ Ｑａのソース電
極１９に直結された複合デバイスにな−っている。
’、ｒ Ｑａと低耐圧のバイポーラトラジスタＱ４とを
同一の１）形高抵抗基板１１に：、に形成した集積回路
で、本実施例ではバイポーラトランジスタＱ４のコレク
タ２７が高耐圧、大電流ＭＯ８ＦＥＴ Ｑａのソース電
極１９に直結された複合デバイスにな−っている。
上記実施例の高耐圧、大電流ＭＯ８ＦＥＴ Ｑａは前記
第２の実施例と同様で、寄生容量を増すことなく直列抵
抗を低減させているため低損失で高速度の増幅器を得る
ことができる。
第２の実施例と同様で、寄生容量を増すことなく直列抵
抗を低減させているため低損失で高速度の増幅器を得る
ことができる。
上記の各実施例では高耐圧、大電流のデバイスとしてＭ
ＯＳ ＦＥＴの例について記したが、バイポーラトラン
ジスタあるいは他のデバイスを適用することができる。
ＯＳ ＦＥＴの例について記したが、バイポーラトラン
ジスタあるいは他のデバイスを適用することができる。
上記のように本発明による集積回路とその製造方法は、
だて形構造の半導体素子によって構成された集積回路に
おいて、半導体基板に形成されたＪ二記基板と反対の導
電形を有する第１の領域と、該第１の領域と同一の導電
形を有し第１の領域と基板との境界域に形成された低抵
抗の第２の領域と、第２の領域と同一の導電形を有し、
上記第１の領域の表面から第２の領域に達するように前
記半導体素子を構成する第１の領域の周囲に形成された
複数個の第６の領域とを含むことによって、第２の領域
からの電流取出しを容易にし上記第２の領域に起因する
直列抵抗値を従来の構造に比して低下させることができ
る。上記第３の領域は第２の実施例に記したように第２
の領域に凸部を設けることにより一層容易に形成するこ
とができる。
だて形構造の半導体素子によって構成された集積回路に
おいて、半導体基板に形成されたＪ二記基板と反対の導
電形を有する第１の領域と、該第１の領域と同一の導電
形を有し第１の領域と基板との境界域に形成された低抵
抗の第２の領域と、第２の領域と同一の導電形を有し、
上記第１の領域の表面から第２の領域に達するように前
記半導体素子を構成する第１の領域の周囲に形成された
複数個の第６の領域とを含むことによって、第２の領域
からの電流取出しを容易にし上記第２の領域に起因する
直列抵抗値を従来の構造に比して低下させることができ
る。上記第３の領域は第２の実施例に記したように第２
の領域に凸部を設けることにより一層容易に形成するこ
とができる。
従って本発明は高速度で動作する低損失の集積回路を得
ることが可能であり、またチップ寸法を小さくして価格
を低減できるという効果がある。
ることが可能であり、またチップ寸法を小さくして価格
を低減できるという効果がある。
第１図は従来の集積回路に適するＭＯＳ ＦＥＴを示す
構造断面図、第２図は本発明による集積回路７ ｏ
つ１゜□７．。、□、４３□□集積回路の第２の実施例
を示す構造断面図、第４図は」二記第２の実施例の製造
工程を示す断面図で。 （ａ）は高抵抗ｐ形基板に形成した四部にｓｂを拡散し
て１１形層を形成した状態、（ｂ）はｎ形層をエピタキ
シャル成長させた後表面を研磨した状態、第５図は本発
明による集積回路の第３の実施例を示す構造断面図、第
６図は上記集積回路の第４の実施例を示す構造断面図、
第７図は上記集積回路の第５の実施例を示す構造断面図
である。 １１・・・半導体基板（ｐ形高抵抗基板）、１２・・・
第１の領域（ｒｌ形エビタキンヤル層）、１３・・・第
２の領域（低抵抗ｎ形埋込み層）、１５・・・第６の領
域（低抵抗ｎ形層） 、２２．２２’・・・凸部。 代理人 弁理士 中 村 純之助 才１ 図 牙２図 １？３ 図
構造断面図、第２図は本発明による集積回路７ ｏ
つ１゜□７．。、□、４３□□集積回路の第２の実施例
を示す構造断面図、第４図は」二記第２の実施例の製造
工程を示す断面図で。 （ａ）は高抵抗ｐ形基板に形成した四部にｓｂを拡散し
て１１形層を形成した状態、（ｂ）はｎ形層をエピタキ
シャル成長させた後表面を研磨した状態、第５図は本発
明による集積回路の第３の実施例を示す構造断面図、第
６図は上記集積回路の第４の実施例を示す構造断面図、
第７図は上記集積回路の第５の実施例を示す構造断面図
である。 １１・・・半導体基板（ｐ形高抵抗基板）、１２・・・
第１の領域（ｒｌ形エビタキンヤル層）、１３・・・第
２の領域（低抵抗ｎ形埋込み層）、１５・・・第６の領
域（低抵抗ｎ形層） 、２２．２２’・・・凸部。 代理人 弁理士 中 村 純之助 才１ 図 牙２図 １？３ 図
Claims (4)
- （１）たて形構造の半導体素子によって構成された集積
回路において、基板上に形成され該基板と反対の導電形
を有する第１の領域と、第１の領域と同一の導電形を有
し、第１の領域と基板との境界域に形成された低抵抗の
第２の領域と、第２の領域と同一の導電形を有し、上記
第１の領域の表面から第２の領域に達するように前記半
導体素子を構成する第１の領域の周囲に形成された複数
個の第３の領域を含むことを特徴とする集積回路。 - （２） 上記第２の領域において、第６の領域に接続
する凸部を第１の領域内に設けたことを特徴とする特許
請求の範囲第１項に記載した集積回路。 - （３）上記第２の領域において隣接する２個の半導体素
子の境界部分に形成された基板の凸部の幅は、」二記半
導体素子の耐圧以下の電圧で完全に空乏化されることを
特徴とする特許請求の範囲第１項および第２項に記載し
た集積回路。 - （４）たて形構造の半導体素子により構成された集積回
路において、半導体基板の一部にエツチングにより四部
を形成する工程と、上記凹部およびその周辺部に基板と
反対の導電形の不純物を拡散した後、その拡ｌ￥ｉ層の
上に基板と反対の導電形を有する第１の領域をエピタキ
シャル成長により形成さゼるとともに、第１の領域と同
一の導電形を有する低抵抗の第２の領域を基板と第１の
領域の境界域゛１（埋込層として形成する工程と、」二
記半導体素子を構成する第１の領域の周囲に、第１の領
域の表面から上記四部の周辺部に形成された第２の領域
の凸部に達するように複数個の第６の領域を拡散形成す
る工程とを含むことを特徴とする集ｌ積回路の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091436A JPS59217368A (ja) | 1983-05-26 | 1983-05-26 | 集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091436A JPS59217368A (ja) | 1983-05-26 | 1983-05-26 | 集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59217368A true JPS59217368A (ja) | 1984-12-07 |
Family
ID=14026313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091436A Pending JPS59217368A (ja) | 1983-05-26 | 1983-05-26 | 集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010254128A (ja) * | 2009-04-24 | 2010-11-11 | Denso Corp | 車載電力変換装置 |
| WO2013084451A1 (ja) * | 2011-12-09 | 2013-06-13 | セイコーエプソン株式会社 | 半導体装置 |
-
1983
- 1983-05-26 JP JP58091436A patent/JPS59217368A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010254128A (ja) * | 2009-04-24 | 2010-11-11 | Denso Corp | 車載電力変換装置 |
| US8742708B2 (en) | 2009-04-24 | 2014-06-03 | Denso Corporation | Electric power conversion apparatus for vehicle |
| WO2013084451A1 (ja) * | 2011-12-09 | 2013-06-13 | セイコーエプソン株式会社 | 半導体装置 |
| JP2013122945A (ja) * | 2011-12-09 | 2013-06-20 | Seiko Epson Corp | 半導体装置 |
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