JPS59201463A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に関し、特に多結晶シリコン層を負
荷抵抗素子として用いた絶縁ダート型電界効果半導体装
置に係る。

〔発明の技術的背景〕

多結晶シリコン層を負荷抵抗素子として用いた代表的な
絶縁ダート型電界効果半導体装置の一例として、ＭＯ８
型スタティックＲＡＭ　（以下ＭＯ８ｍ　ＳＲＡＭとい
う）が挙げられる。第１図はとのＭＯ８型ＳＲＡＭのメ
モリーセルを示す等価回路図である。従来、このような
ＭＯ８型ＳＲＡＭとして、第１図における多結晶シリコ
ン抵抗素子Ｒ、Ｒ’を夫々が接続される駆動用トランジ
スタＴ　、　Ｔ’のゲート電極上に形成したものが知ら
れている。

これｔｊ　ＲＯＴ技術（Ｒｅａｌｓｔｏｒ　ｏｎ　Ｔｒ
ａｎｓｉｓｔｏｒ）　　と呼ばれるもので、第２図はと
のＲＯＴ構造の一例を示している。

同図において、１はｐ型シリコン基板である。

該ｐ型シリコン基板１の表層には、相互に分離されたｎ
型不純物領域２，３が形成されている。

このｎ型不純物領域２．３はＭＯＳ　）ランジヌタのソ
ース領域およびドレイン領域を構成しており、そのチャ
ンネル領域上にはゲート酸化膜４を介して多結晶シリコ
ン層からなるダート電極５が形成されている。該ゲート
電極５は不純物ドープによシ低抵抗化されている。そし
て、このゲート電極５土にはシリコン酸化膜６を介して
多結晶シリ３２層からなる高抵抗素子７が形成されてい
る。該多結晶シリコン素子７は不純物ドープされておら
ず、大きな比抵抗を有している。また、この多結晶シリ
コン素子７はシリコン酸化膜６に開孔された図示しない
コンタクトホールを介してゲート電極５に接続されてい
る。

〔背景技術の問題点〕

一般に、絶縁ゲート型電界効果半導体装置ではゲート電
極部分に段差を有するため、その土にアルミニウム等の
金属配線をパターンニングする際、段差部で金属配線に
括れ乃至切断を生じ易い。これは配線の段切れと呼はれ
るものであるが、上記第２図のＲＯＴ構造ではり゛−ト
電極５の±に更に多結晶シリコン抵抗素子７を積層して
いるため、通常のＭＯ８型トランジスタよりも段差が増
大している。従って、その土に層間絶縁膜を介してアル
ミニウム配線層をパターンニングしたときに、所謂段切
れが更に生じ易いという問題があった。

従来のＲＯＴ構造におけるもう一つの問題は、素子の微
細化およびメモリー容量の増大に対応でき々いことであ
る。即ち、素子の微細化に伴ってゲート電極５の線幅が
細くなれば、その土に多結晶シリコン抵抗素子７を形成
すること自体が困難にならざるを得ない。更に、メモリ
ー容量が増大すれば、第１図における負荷抵抗Ｒ１Ｒ′
の抵抗値を大きくして各メモリーセルにおける消費電流
を抑制することが必要となるが、素子の微細化の観点か
ら多結晶シリコン抵抗素子７を長くすることはできない
からその細幅を細くして高抵抗値を得なければならず、
このような微細加工は極めて困難である。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、多結晶シリ
コン層を負荷抵抗として用いた絶縁ダート型電界効果半
導体装置における段差構造を緩和すると共に、多結晶シ
リコン抵抗素子の微細化および高抵抗化を目的としてな
されたものである。

〔発明の概要〕

本発明による絶縁ゲート型電界効果半導体装置は、第１
導電型の半導体基板と、該半導体基板の表層に形成され
た筒２導電型のソース領域およびドレイン領域と、該ソ
ースおよびドレイン領域間のチャンネル領域上にゲート
絶縁膜を介して形成されたゲート電極と、該ダート電極
を覆って形成され、ゲート電極端縁部に対応した段差部
を有する絶縁膜と、該絶縁膜の段差部側壁に密着して形
成された多結晶シリコン層からなる抵抗素子とを具備し
たことを特徴とするものである。

上記本発明の半導体装置では、多結晶シリコン抵抗素子
をゲート電極の上にではなく、ダート電極による段差部
側壁に形成したから、従来のＲＯＴ構造のようにゲート
電極部分での段差を増大することなく、逆にダート電極
による段差を緩和することができる。

また、絶縁膜の段差部側壁に形成される多結晶シリコン
抵抗素子は、反応性イオンエツチング（ＲＩＥ）等のサ
イドエツチングを生じない一方向性エツチングを用いて
極微細なパターンニングが可能である。従って、多結晶
シリコン抵抗素子の微細化および抵抗値の増大を同時に
達成することができる。

〔発明の実施例〕

以下、第３図（４）〜（Ｃ）を参照して本発明の一実施
例を説明する。

第３図（Ａ）は本発明をＭＯ８型ＳＲＡＭＫ適用した一
実施例において、メモリーセルの駆動用トランジスタお
よびその負荷抵抗素子部分を示すパターン平面図であり
、同図（Ｂ）、（Ｃ）は夫々第３図（蜀のＢ−Ｂ線およ
びＣ−Ｃ線に沿う断面図である。これらの図において、
１）は９ｍシリコン基板である。該シリコン基板１１０
表面にはフィールド酸化膜１２が選択的に形成され、該
フィールド酸化膜１２に囲まれた。駆動用ト２ンジ２夕
の素子領域、拡散配線用素子領域が分離形成されている
。駆動用トランジスタの素子領域にはｎ＋型のソース領
域１３およびドレイン領域１４が相互に分離して形成さ
れ、拡散配線用素子領域にはｎ＋型の拡散配線層１５（
第３図（Ｂ）図示、同図（、Ａ）では図示せず）が形成
されている。そして、ソースおよびドレイン領域１３，
１．４間のチャンネル領域上にはゲート酸化膜１６を介
して多結晶シリコン層からなるダート電極１７が形成さ
れている。該ゲート電極１７は不純物ドーグにより低抵
抗化されており、またフィールド酸化膜１２上に延設さ
れると共に、一端部は更に拡散配線層１５にダイレクト
コンタクトされている。このゲート電極１７は素子領域
表面と共にシリコン酸化膜１８で被覆されている。該シ
リコン酸化膜１８は、当然ながらゲート電極１７の端縁
部分に段差を有している。そして、シリコン酸化膜１８
上には連続した多結晶シリコンパターン１９，２０１，
２０３．２１　が形成されている。このうち、フィール
ド酸化膜１２土でゲート電極１７に直行する方向に形成
された多結晶シリコンパターン１９は、電源配線（第１
図におけるＶｃｃライン）として用いられるもので、不
純物ドープにより低抵抗化されている。該電源配線１９
からゲート電極１７の長手方向に沿ってその両側に形成
されている多結晶シリコン／ｅターン２０１，２０．は
、第３図（Ｃ）に明瞭に示されているように、シリコン
酸化膜１８の段差部側壁に密着して形成されている。こ
の多結晶シリコン／ぐターン２０１，２０．の端部は、
拡散配線層１５とダイレクトコンタクトしているダート
電極１７の上を横切って形成された多結晶シリコンパタ
ーン２１によって接続されている。Ｍ　多結晶シリコン
パターン２ノはシリコン酸化膜１８に開孔されたコンタ
クトホール２２を介してゲート電極１７とコンタクトし
ておシ、該コンタクト部分にはダート電極１７から拡散
した不純物がドーグされていて、これによシ両者間のオ
ーミックな接続が達成されている。他力、このコンタク
ト部分を除く多結晶シリコンパターン２ノおよび多結晶
シリコンパターン２０１．２０．は不純物がドーグされ
ておらず、これらが多結晶シリコン抵抗素子を形成して
いる。該多結晶シリコン抵抗素子２０１　、２０２．２
１および多結晶シリコン配線層１９上には、図示しない
層間絶縁膜を介してアルミニウム配線層（図示せず）が
形成されている。なお、ゲート電極１７がダイレクトコ
ンタクトしている拡散配線層１５は、第１図の等価回路
図に示されるように、メモリーセルを構成する他方の駆
動用トランジスタのドレイン領域に接続されるが、拡散
配線層１５をそのまま当該駆動用トランジスタのドレイ
ン領域としてもよい。

上記実施例のＭＯ８型ＳＲＡＭでは、多結晶シリコン抵
抗素子２（’１＋２０２がゲート電極１７に起因する段
差部側壁に形成されているため、この部分では従来のＲ
ＯＴ構造のような段差増大が生じず、却ってゲート電極
による段差が緩和されている。従って、ゲート電極部分
での段差は従来のＲＯＴ構造に比較すると著しく改善さ
れ、従ってその上に形成されるアルミニウム配線・ぞタ
ーンの所謂段切れを顕著に抑制することができる。

ところで、上記実施例のＭＯ８型ＳＲＡＭにおける多結
晶シリコンパターン１９＊２０＋　　１２５’！＋２１
は、次のようにして形成することができる。

即ち、ＭＯ８型半導体装置の製造における多結晶シリコ
ンゲートプロセスの常法に従ってグ−ト電極１７の形成
およびｎ＋型不純物領域１３゜１４．１５の形成までを
行なった後、ダート電極１７および素子領域表面を熱酸
化してシリコン酸化膜１８を形成する。続いて、第４図
（Ｎ。

（Ｂ）に示すように、ＣＶＤ法によシ全面に多結晶シリ
コヌ層３０を堆積した後、多結晶シリコンＡターン１９
および２１の形成予定部上を覆うレジストパターン３１
および３２を夫々形成する。

このとき、レジストパターン３１は多結晶シリコン層３
０の段差部上を避けて形成する。なお、第４図（４）は
第３図（Ｃ）に対応する断面図でちゃ、第４図（Ｂ）は
第３図（Ｂ）に対応する断面図である。

次いテ、レジストパターン３１．３２をマスクとして多
結晶シリコン層３０をＲＩＥによりエツチングする。そ
の際、多結晶シリコン層３０を全膜厚に亘ってエツチン
グし、これをパターンニングするのに必要かつ充分なだ
けエツチングを行なう。これにより、レジストパターン
３２いない部分はエツチングされることになるが、第４
図（４）に示されるように段差部分における多結晶シリ
コン層３ｏの膜厚は平坦外部分の＠厚よりも大きい。従
って、平坦な部分で多結晶シリコン層３ｏが完全に除去
されるだけエツチングしたとしても、サイドエツチング
を生じないことがら膜厚の厚い段差部分では多結晶シリ
コン層３０が残存し、この結果、第３図（５）、（Ｃ）
に示されるような多結晶シリコンパターン２０１゜２０
２が形成される。更にルジストノやターン３１によるエ
ツチング阻止および段差部でのエツチング残りによって
多結晶シリコン・ぞターン１９が形成される。なお、エ
ツチング残りで形成される多結晶シリコン１ｅｐ−７２
０１＋　２０ｚの幅および厚さは、ゲート電極１７によ
る段差の大きさおよび多結晶シリコン層３ｏの膜厚によ
って変化し、この二つの要素によって比較的正確に制御
することができる。因みに、ゲート電極１７の厚みが０
５μ桿度であれば、多結晶シリコンノやターン２０１，
２０２のｌｘ　Ｉｄ　約ｏ３〜１μ程度とすることがで
きる。

このように、上記実施例のＭＯ３型ＳＲＡＭでは負荷抵
抗として用いる多結晶シリコンパターン２０、．２０２
をＲＩＥにより極めて細く形成できるため、微細化を達
成すると同時に大容量メモリーの負荷抵抗素子として要
求される極めて高い抵抗値を皆ることができる。

なお、本発明はｂｉｏｓ型ＳＲＡＭだけでなく、ゲート
電極による段差荷造が不可避である絶縁グートシ１半導
体装置において多結晶シリコン層を抵抗襠子として用い
る総ての場合に適用できるものである。

〔発明の効果〕

以上詳述したように、本発明によれば多結晶シリコン層
を負荷抵抗として用いた絶縁ゲート型電界効果半導体装
置における段差構造を顕著に緩和できると共に、多結晶
シリコン抵抗素子の微細化および高抵抗化を実現できる
といった特有の効果が得られるものである。

【図面の簡単な説明】

第１図はＭＯ８型Ｓ　ＲＡＭのメモリーセルを示す等価
回路図、第２図は従来の半導体装置におけるＲＯＴ構造
を示す断面図、第３図＜Ａ）は本発明の一実施例になる
半導体装置の７ヤタ一ン平面図であり、８３図（Ｂ）お
よび（Ｃ）は夫々同図（Ａ）のＢ−Ｂや、ｃ−ｃ線に沿
う断面図、第４図（Ａ）、（１−３）は第３１：’４（
Ａ）〜（Ｃ）の実施例になる半導体装置の製造方法を説
明するための断面図である。 １１・・・ｐ型シリコン基板、１２・・フイーノ１／ド
酸化膜、１３・・・ソーヌ領敵、１４・・・）パレイン
領域、１５・・・拡散配線層、Ｉｄ・・り゛”−１−酸
化膜、１７・・・ケ゛−ト電極、１８・・・シリコン酸
化膜、１９．２０．．２０．．２１・・・多結晶シリコ
ンノぐターン、２２・・・コンタクトホール、３０・・
・多結晶シリコン層、３１．３２・・・レノスト／％Ｏ
ターン。

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、該半導体基板の表層
   に形成された第２導電型のソース領域およびドレイン領
   域と、該ソースおよびドレイン領域間のチャンネル領域
   上にゲート酸化膜を介して形成されたゲート電極と、該
   ゲート電極を覆って形成され、ゲート電極端縁部に対応
   した段差部を有する絶縁膜と、該絶縁膜の段差部側壁に
   密着して形成された多結晶シリコン層からなる抵抗素子
   とを具備したことを特徴とする半導体装置。
2. （２）　　前記多結晶シリコン層からなる抵抗素子を一
   方向性エツチングによるエツチング残りで形成したこと
   を特徴とする特許請求の範囲第（１）項記載の半導体装
   置。
3. （３）　　前記ダート電極がＭＯ８型スタティックメモ
   リーセルにおける駆動用ＭＯ８）ランジスタのデート電
   極であり、前記多結晶シリコン層からなる抵抗素子を前
   記絶縁膜に開孔したコンタクトホールを介して前記ダー
   ト電極に接続し、前記駆動用ＭＯ８）ランジヌタの負荷
   抵抗素子とし　　　・て用いたことを特徴とする特許請
   求の範囲第（１）項または第（２）項記載の半導体装置
   。