JPS59200505A - デイジタル処理型包絡検出装置 - Google Patents
デイジタル処理型包絡検出装置Info
- Publication number
- JPS59200505A JPS59200505A JP7290983A JP7290983A JPS59200505A JP S59200505 A JPS59200505 A JP S59200505A JP 7290983 A JP7290983 A JP 7290983A JP 7290983 A JP7290983 A JP 7290983A JP S59200505 A JPS59200505 A JP S59200505A
- Authority
- JP
- Japan
- Prior art keywords
- output
- delay
- absolute value
- adder
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は音声等の連続アナログ信号の包絡成分信号をデ
ィジタル処理によシ抽出する装置に関するものである。
ィジタル処理によシ抽出する装置に関するものである。
アナログ信号から包絡成分信号を抽出するには、原理的
に第１図に示す方式が用いられる。
に第１図に示す方式が用いられる。
第１図（ａ）が入力アナログ信号である。
第１ステツプは、（ａ）を全波整流しくｂ）に示す信号
を求める。
を求める。
第２ステツプは、（ｂ）をフィルタリングし、その高周
波成分を除去しくｃ）を求める。
波成分を除去しくｃ）を求める。
第１図（ｃ）が包絡成分信号である。このときローパス
フィルタのカットオフ周波数をより低くすると（ｃ’）
に示す包絡成分信号が得られる。
フィルタのカットオフ周波数をより低くすると（ｃ’）
に示す包絡成分信号が得られる。
（ｅ’）は（ｃ）を、より平滑化した信号である。
従来この種包絡成分信号を抽出する装置は、第２図に示
す構成を有していた。
す構成を有していた。
第２図において、１はアナログディジタル変換器（以下
ＡＤ変換器という）であり、２は絶対値算出器で第１ス
テツプを司さどシ、３はディジタルローパスフィルタ（
以下ＤＬＰＦという）であり第２ステツプを実行する。
ＡＤ変換器という）であり、２は絶対値算出器で第１ス
テツプを司さどシ、３はディジタルローパスフィルタ（
以下ＤＬＰＦという）であり第２ステツプを実行する。
これらＡる０
なお図中の２重線はｎ （自然数）ビットに対応するｎ
本の配線を纒めて示したものである。
本の配線を纒めて示したものである。
又絶対値算出器２はアナ四グ信号のサンプル値に対応し
たｎビットディジタル値をオフセットバイナリコードで
出力する。ここでオフセットバイナリコードとはＡＤ変
換器やＤＡ変換器で一般的に用いられているコードであ
り、アナログの正の最大入力に対するコードは“０・・
・・・・０“、負の最大入力に対するコードは“１・・
・・・・Ｉ１１零入力は”０１・曲・１′が割シ当てら
れるものであシ、ビット配列は”ＭＳＢ、・・・・・・
、ＬＳＢ’である。
たｎビットディジタル値をオフセットバイナリコードで
出力する。ここでオフセットバイナリコードとはＡＤ変
換器やＤＡ変換器で一般的に用いられているコードであ
り、アナログの正の最大入力に対するコードは“０・・
・・・・０“、負の最大入力に対するコードは“１・・
・・・・Ｉ１１零入力は”０１・曲・１′が割シ当てら
れるものであシ、ビット配列は”ＭＳＢ、・・・・・・
、ＬＳＢ’である。
絶対値算出器２は符号ビットを反転した信号とＡＤ変換
器１の出力値の非ＭＳＢビット との排他的論理和（以
下ＥＸ・ＯＲとする）をビット対応に演算し出力する。
器１の出力値の非ＭＳＢビット との排他的論理和（以
下ＥＸ・ＯＲとする）をビット対応に演算し出力する。
５はＭＳＨのインバータ、６はインバータ５の出力と非
ＭＳＢビットとのＥＸ・ＯＲを演算するＥＸ・ＯＲゲー
トである。
ＭＳＢビットとのＥＸ・ＯＲを演算するＥＸ・ＯＲゲー
トである。
ＤＬＰＦ３は、入力端７の信号に対して低域通過フィル
タの機能を実行しフィルタリング出力を出力端８に出力
する。９は減算器であり、入力端１０の入力値と、入力
端１１の入力値の差を出力端１２に出力する。
タの機能を実行しフィルタリング出力を出力端８に出力
する。９は減算器であり、入力端１０の入力値と、入力
端１１の入力値の差を出力端１２に出力する。
１３は加算器であり、入力端１４と同１５の入力値の和
を出力端１６に出力する １７は乗算器等から成る係数
器であり定数１／ｍと係数器１７への入力値との積を出
力する。
を出力端１６に出力する １７は乗算器等から成る係数
器であり定数１／ｍと係数器１７への入力値との積を出
力する。
１８は１サンプル期間Ｔの量大力値を保持して、出力す
る遅延器である。ＡＤ変換器１の出力を絶対値算出器２
に加え、その出力をＤＬＰＦ３の入力端７に加えかつ一
定期間Ｔでパルスを生成するクロック発生器４の出力な
ＡＤ変換器１や遅延器１８のクロックパルス入力端子に
印加することによシ、第３図に示す出力が得られる。
る遅延器である。ＡＤ変換器１の出力を絶対値算出器２
に加え、その出力をＤＬＰＦ３の入力端７に加えかつ一
定期間Ｔでパルスを生成するクロック発生器４の出力な
ＡＤ変換器１や遅延器１８のクロックパルス入力端子に
印加することによシ、第３図に示す出力が得られる。
第３図（ａ）はＡＤ変換器１内におけるサンプル値と、
その出力端１９に現われるディジタル量の値を、（ｂ）
はサンプル値の絶対値で絶対値算出器２の出力端に現わ
れ、ローパスフィルタリングで出力端８には（ｃ）ある
いは（Ｃ′）が出現する。
その出力端１９に現われるディジタル量の値を、（ｂ）
はサンプル値の絶対値で絶対値算出器２の出力端に現わ
れ、ローパスフィルタリングで出力端８には（ｃ）ある
いは（Ｃ′）が出現する。
なお第３図の点線は第１図に示したアナログ値に一致子
る。
る。
ＤＬＰＦ３の伝達関数Ｈｏ（Ｚ−’）は、と表わされ、
その周波数特性はｚ＝ｅ−と置くことで得られる。
その周波数特性はｚ＝ｅ−と置くことで得られる。
・・・・・・・・・・・・（２）
Ｈａ （ｅ＝”）の振幅特性Ｇｏ（ａ＋）、位相特性φ
。（→は、式（２）からそれぞれ で求められる。ここでωは正規化角周波数であシ、ω＝
２πＴｆで、ｆは周波数である０式（３）の振幅特性が
明らかに示すように、ＤＬＰＦ３はローパス特性を有す
るが、式（３）の位相特性が同時に示すようにその直線
性が悪く、さらにクリック雑音等のインパルス性入力は
ＤＬＰＦａ内において遅延器１８、係数器１７および減
算器９で構成される循環経路を長時間循環し残存するた
め、かかる信号による悪影響を受は易いという欠点を有
していた 以上述べたように、従来の包絡検出回路の欠点を纒める
と、第１に包絡成分信号が、原信号に対し非直線位相特
性を有し、位相歪みが発生する。
。（→は、式（２）からそれぞれ で求められる。ここでωは正規化角周波数であシ、ω＝
２πＴｆで、ｆは周波数である０式（３）の振幅特性が
明らかに示すように、ＤＬＰＦ３はローパス特性を有す
るが、式（３）の位相特性が同時に示すようにその直線
性が悪く、さらにクリック雑音等のインパルス性入力は
ＤＬＰＦａ内において遅延器１８、係数器１７および減
算器９で構成される循環経路を長時間循環し残存するた
め、かかる信号による悪影響を受は易いという欠点を有
していた 以上述べたように、従来の包絡検出回路の欠点を纒める
と、第１に包絡成分信号が、原信号に対し非直線位相特
性を有し、位相歪みが発生する。
第２に巡回形フィルタを使用しているため、時間応答性
が悪く、インパルス性雑音に弱い等の重大な欠点を有し
ていた０ 本発明は、これらの欠点を除去するため、ローパスフィ
ルタが位相歪みを発生しないように第４図は本発明の実
施例であｐ、ＡＤ変換器１、絶対値算出器２は、第２図
のものと同じであるが、Ｄ Ｌ Ｐ Ｆ １９は第２図
のＤＬＰＦ３と構造が異なる。
が悪く、インパルス性雑音に弱い等の重大な欠点を有し
ていた０ 本発明は、これらの欠点を除去するため、ローパスフィ
ルタが位相歪みを発生しないように第４図は本発明の実
施例であｐ、ＡＤ変換器１、絶対値算出器２は、第２図
のものと同じであるが、Ｄ Ｌ Ｐ Ｆ １９は第２図
のＤＬＰＦ３と構造が異なる。
Ｄ Ｌ Ｐ Ｆ １９において、２０は遅延器であシ、
その機能はＤＬＰＦ３の遅延器１８に等しく、入力端と
出力端ならびにクロック入力端を有している０ 遅延器２０は所定の個数（ｍ個）が縦続に接続されｍ段
の遅延回路を構成し、初段の遅延器２０に入力された信
号は遅延器１個の遅延時間をＴとすれば、ｍＴ待時間後
最終段の遅延器２０の出力端に現われる。
その機能はＤＬＰＦ３の遅延器１８に等しく、入力端と
出力端ならびにクロック入力端を有している０ 遅延器２０は所定の個数（ｍ個）が縦続に接続されｍ段
の遅延回路を構成し、初段の遅延器２０に入力された信
号は遅延器１個の遅延時間をＴとすれば、ｍＴ待時間後
最終段の遅延器２０の出力端に現われる。
２１は加減算器であ、９．２２．２３．２４で示す入力
端を有し、入力端２２に入力された値を８１、入力端２
３に入力された値を８２、入力端２４に入力された値を
８３とすると、出力端２５に８１＋ ８２− Ｓｓなる
信号を出力する。
端を有し、入力端２２に入力された値を８１、入力端２
３に入力された値を８２、入力端２４に入力された値を
８３とすると、出力端２５に８１＋ ８２− Ｓｓなる
信号を出力する。
１７は乗算器等で構成される係数器であシ、第２図にお
けるものと同じである。
けるものと同じである。
Ｄ Ｌ Ｐ Ｆ １９の伝達関数Ｈ（Ｚ ）は次式で
表わされる。
表わされる。
すなわち、入力端２２には絶対値算出器２の出力が全ク
ロック毎に入力される。これに対して加減算器２１と遅
延器２６とで構成される総和器が作用し、過去から現時
点までの総和が求められる。しかるにｍ個の遅延器２０
による遅延量ｍＴの遅延回路出力によりｔ＝’ｍＴのと
き、ｔ＝０に対応する絶対値算出器２の出力信号Ｓ１が
最終段遅延器２０の出力端に出現し加減算器２１と遅延
器２６とで構成される総和器の値からＳｌが減じられる
。これは入力端２４と同２２に印加される絶対値算出器
２の出力の遅延量に和尚する時間差に存在する絶対値算
出器２の出力の和が加減算器２１の出力になることを示
すものである。
ロック毎に入力される。これに対して加減算器２１と遅
延器２６とで構成される総和器が作用し、過去から現時
点までの総和が求められる。しかるにｍ個の遅延器２０
による遅延量ｍＴの遅延回路出力によりｔ＝’ｍＴのと
き、ｔ＝０に対応する絶対値算出器２の出力信号Ｓ１が
最終段遅延器２０の出力端に出現し加減算器２１と遅延
器２６とで構成される総和器の値からＳｌが減じられる
。これは入力端２４と同２２に印加される絶対値算出器
２の出力の遅延量に和尚する時間差に存在する絶対値算
出器２の出力の和が加減算器２１の出力になることを示
すものである。
それゆえ、式（４）の伝達関数が求められる０Ｈ（Ｚ
）の周波数特性はＺ＝ｅ （ωは正規化角周波数）
とおくことによシ次のように求められる。
）の周波数特性はＺ＝ｅ （ωは正規化角周波数）
とおくことによシ次のように求められる。
ｍ １−ｅ−”’
振幅特性Ｇ（ω）と位相特性φ←）は、各々；定数とな
ることが知れる。■は群遅延特性を与え、これが定数で
あることは位相歪みが存在しないことを意味する。
ることが知れる。■は群遅延特性を与え、これが定数で
あることは位相歪みが存在しないことを意味する。
又第４図に示したように、加減算器２１と遅延器２６と
で一見巡回形フィルタを構成しているかの如く見えるが
、ｍ個の遅延器２００作用で期間ｍＴを越える過去のＤ
Ｌ Ｐ Ｆ １９の入力値はすべて相殺され、ＤＬＰ
Ｆ１９はｍＴ期間のみのサンプル値に対し作用し、イン
パルス性雑音等の影響はｍＴ待時間後はその影響を一切
受けない。
で一見巡回形フィルタを構成しているかの如く見えるが
、ｍ個の遅延器２００作用で期間ｍＴを越える過去のＤ
Ｌ Ｐ Ｆ １９の入力値はすべて相殺され、ＤＬＰ
Ｆ１９はｍＴ期間のみのサンプル値に対し作用し、イン
パルス性雑音等の影響はｍＴ待時間後はその影響を一切
受けない。
本発明の実施例としてＡＤ変換器１、絶対値算出器２、
係数器１７、遅延器２０．２６、加減算器２１をすべて
個別回路として実現するのではなく、そのすべであるい
は一部回路機能をマイクロプロセツサ等を用い等制約に
実現し同じ処理方式により、アナログ信号をサンプリン
グしサンプル値系列から包絡成分信号をディジタル量で
算出することも可能である。
係数器１７、遅延器２０．２６、加減算器２１をすべて
個別回路として実現するのではなく、そのすべであるい
は一部回路機能をマイクロプロセツサ等を用い等制約に
実現し同じ処理方式により、アナログ信号をサンプリン
グしサンプル値系列から包絡成分信号をディジタル量で
算出することも可能である。
例えば絶対値算出器２はＡＤ変換器１の出力のＭＳＢを
識別し、ＭＳＢがＯならば非ＭＳＢビットをビット毎に
１とＥＸ・ＯＲ演算することで実行でき、ｍ段の遅延器
もｍ個のアドレス空間を用いｍを法とした巡回群を為す
ようにランダムアクセスメモリに読み出し書き込みを順
次実行してゆくことで実現でき、さらに係数器は算術論
理回路（ＡＬＵ）による乗算あるいはプロセッサが有す
る乗算器を用いて実行できる。
識別し、ＭＳＢがＯならば非ＭＳＢビットをビット毎に
１とＥＸ・ＯＲ演算することで実行でき、ｍ段の遅延器
もｍ個のアドレス空間を用いｍを法とした巡回群を為す
ようにランダムアクセスメモリに読み出し書き込みを順
次実行してゆくことで実現でき、さらに係数器は算術論
理回路（ＡＬＵ）による乗算あるいはプロセッサが有す
る乗算器を用いて実行できる。
以上説明したように、非巡回形の重みがすべて等しいフ
ィルタ機能を有する包絡検出装置は位相歪みが無く、過
渡応答特性に優れている利点を有する。さらに、従来の
ＤＬＰＦ３における処理量は、期間Ｔで加算１回、減算
１回、乗算１回であシ、本発明における処理量と全く等
しいが、本発明における乗算は特にｍ ＝ ２ なる
２のベキ乗に設定するときはビットシフトのみで実行で
きさらに処理が容易になる利点もある０
ィルタ機能を有する包絡検出装置は位相歪みが無く、過
渡応答特性に優れている利点を有する。さらに、従来の
ＤＬＰＦ３における処理量は、期間Ｔで加算１回、減算
１回、乗算１回であシ、本発明における処理量と全く等
しいが、本発明における乗算は特にｍ ＝ ２ なる
２のベキ乗に設定するときはビットシフトのみで実行で
きさらに処理が容易になる利点もある０
第１図はアナログ処理による包絡検出の原理を示したも
のであり、（ａ）は原信号、（ｂ）は全波整流信号、（
Ｃ）と（Ｃりは（ａ）の包絡成分信号を示す。第２図は
従来のディジタル処理による包絡検出装置の構成例であ
り、第３図はディジタル処理による包絡検出の原理を示
したものである。第３図の（ａ）はサンプル値系列を、
（ｂ）はサンプル値ノ絶１・・・・・・・・・アナログ
ディジタル変換器（ＡＤ＆換器）、２・・・・・・・・
・絶対値算出器、３．１９・・・・・・・・・ディジｌ
／ｌ／ Ｃ２−ハスフィルタ （ＤＬＰＦ） 、４・
曲曲クロック発生器、 ５・・・川・・・インバータ、
６・・・・・・・・・ＥＸ・ＯＲゲート、７・・・・・
・・・・ディジタルローパスフィルタ３の入力端、８・
・・・・・・・・ディジタルローパスフィルタ３の出力
端、９・・・・・・・・・減算器、１０．１１・°°°
°・・・・減算器９０入力端、１２・・・・・・・・・
減算器９の出力端、１３・・・・・・・・・加算器、１
４．１５曲曲・加算器１３の入力端、１６・・・・・・
・・・加算器１３の出力端、１７・曲曲係数益、１８・
・・・・・・・・遅延器、２ｏ・・・・・曲遅延器、２
１・・曲°°°加減算器、２２〜２４・・・・・・・・
・加減算器２１の入力端、２５・・・・・・・・・加減
算器２１の出力端、２６・・・曲・・遅延器代理人 弁
理士 本 間 崇第１図
のであり、（ａ）は原信号、（ｂ）は全波整流信号、（
Ｃ）と（Ｃりは（ａ）の包絡成分信号を示す。第２図は
従来のディジタル処理による包絡検出装置の構成例であ
り、第３図はディジタル処理による包絡検出の原理を示
したものである。第３図の（ａ）はサンプル値系列を、
（ｂ）はサンプル値ノ絶１・・・・・・・・・アナログ
ディジタル変換器（ＡＤ＆換器）、２・・・・・・・・
・絶対値算出器、３．１９・・・・・・・・・ディジｌ
／ｌ／ Ｃ２−ハスフィルタ （ＤＬＰＦ） 、４・
曲曲クロック発生器、 ５・・・川・・・インバータ、
６・・・・・・・・・ＥＸ・ＯＲゲート、７・・・・・
・・・・ディジタルローパスフィルタ３の入力端、８・
・・・・・・・・ディジタルローパスフィルタ３の出力
端、９・・・・・・・・・減算器、１０．１１・°°°
°・・・・減算器９０入力端、１２・・・・・・・・・
減算器９の出力端、１３・・・・・・・・・加算器、１
４．１５曲曲・加算器１３の入力端、１６・・・・・・
・・・加算器１３の出力端、１７・曲曲係数益、１８・
・・・・・・・・遅延器、２ｏ・・・・・曲遅延器、２
１・・曲°°°加減算器、２２〜２４・・・・・・・・
・加減算器２１の入力端、２５・・・・・・・・・加減
算器２１の出力端、２６・・・曲・・遅延器代理人 弁
理士 本 間 崇第１図
Claims (1)
- アナログ信号を一定周期ごとにサンプリングして得た振
幅値をディジタル量に変換するアナログ・ディジタル変
換器と、該アナログ・ディジタル変換器の出力から原信
号の振幅の絶対値を求める手段と、絶対値を求める手段
の出力信号を遅延させる複数個の遅延器からなる遅延回
路と、入出力端の間に遅延器を含む帰還回路を付加され
た加減算手段であって帰還回路からの帰還信号と前記絶
対値を求める手段からの信号を加算し前記遅延回路から
の信号を減算する加減算手段と、該加減算手段からの出
力信号を前記遅延回路を構成する遅延器の数の逆数倍す
る係数器とを有することを特徴とするディジタル処理型
包絡検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7290983A JPS59200505A (ja) | 1983-04-27 | 1983-04-27 | デイジタル処理型包絡検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7290983A JPS59200505A (ja) | 1983-04-27 | 1983-04-27 | デイジタル処理型包絡検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200505A true JPS59200505A (ja) | 1984-11-13 |
Family
ID=13502941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7290983A Pending JPS59200505A (ja) | 1983-04-27 | 1983-04-27 | デイジタル処理型包絡検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200505A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2627031A1 (fr) * | 1988-02-10 | 1989-08-11 | Sony Corp | Circuit et procede de demodulation |
-
1983
- 1983-04-27 JP JP7290983A patent/JPS59200505A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2627031A1 (fr) * | 1988-02-10 | 1989-08-11 | Sony Corp | Circuit et procede de demodulation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2591864B2 (ja) | ディジタルフィルタ | |
| US6222477B1 (en) | Cascade A/D converter | |
| CA1054720A (en) | Analog-to-digital conversion apparatus | |
| JPH0656942B2 (ja) | デジタル信号用遅延回路 | |
| US4498072A (en) | A/D Converter having a self-bias circuit | |
| JPH07283737A (ja) | ディジタル値列のフィルタ方法および回路装置 | |
| JPS59200505A (ja) | デイジタル処理型包絡検出装置 | |
| JPS61159827A (ja) | ディジタル―アナログ変換方法 | |
| US6486814B2 (en) | Digital-to-analog converter using different multiplicators between first and second portions of a data holding period | |
| JPS62204617A (ja) | 高分解能ａ／ｄコンバ−タ | |
| JP3230227B2 (ja) | Ａ／ｄコンバータ | |
| JP2903996B2 (ja) | 情報信号処理方法及び情報信号処理装置 | |
| JP2847913B2 (ja) | アナログ掛算器 | |
| JPH0658772A (ja) | エンコーダ信号処理回路 | |
| JP3086637B2 (ja) | アナログ−デジタル変換回路 | |
| JPH066216A (ja) | ビット長拡張装置 | |
| JP3001623B2 (ja) | Ｐｗｍ型ｄ／ａ変換器 | |
| JPH05335963A (ja) | Ｄ／ａ変換装置 | |
| JPH01229524A (ja) | Ｄ／ａ変換装置 | |
| JPS6318366B2 (ja) | ||
| Adams et al. | A 20-bit decimator IC for high-resolution audio A/D conversion | |
| JPS59198500A (ja) | デイジタル処理型包絡検出装置 | |
| SU1737751A1 (ru) | Цифровой апертурный корректор | |
| JPH03217898A (ja) | エンベロープフォロア | |
| JPS5952466B2 (ja) | リニアδｍデイジタル加算方式 |