JPS59208750A - 半導体装置の配線構造 - Google Patents
半導体装置の配線構造Info
- Publication number
- JPS59208750A JPS59208750A JP8372583A JP8372583A JPS59208750A JP S59208750 A JPS59208750 A JP S59208750A JP 8372583 A JP8372583 A JP 8372583A JP 8372583 A JP8372583 A JP 8372583A JP S59208750 A JPS59208750 A JP S59208750A
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- JP
- Japan
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- signal line
- region
- circuit
- substrate
- layer
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- Pending
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- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イン 頷業上の利用分野
本発明は半導体装置の配線構造（二関する。
ロフ従来技術
従来、各種の半導体装置（−おいて半導体基板表面に設
けられ１こ回路素子同志の電気的な接続は通常拭取表面
上に絶綜膜を介して形成し１こ配線を通して行ってぃＴ
こ。然し乍ら、近年における半導体装置の小型集積化に
伴い、基＆表面部で配線が占有Ｔる空間の割合が高くな
って六でいろうこのＴこめ、上記配線間の間隔が小さく
なるので、配線間に短絡事故を生じる危険性が増大し、
半導体装置の信頼性低下にっなかる′川れがあった。
けられ１こ回路素子同志の電気的な接続は通常拭取表面
上に絶綜膜を介して形成し１こ配線を通して行ってぃＴ
こ。然し乍ら、近年における半導体装置の小型集積化に
伴い、基＆表面部で配線が占有Ｔる空間の割合が高くな
って六でいろうこのＴこめ、上記配線間の間隔が小さく
なるので、配線間に短絡事故を生じる危険性が増大し、
半導体装置の信頼性低下にっなかる′川れがあった。
へ］発明の目的
本発明はこのような点に檻みて為され１こものであって
、半導体装置の信頼性を低下させることなく、半導体装
置の集積化を図ることを目的と下る。
、半導体装置の信頼性を低下させることなく、半導体装
置の集積化を図ることを目的と下る。
二ノ発明のＭ成
本発明は素子領域を分離Ｔる分離領域内【二尾板と絶縁
状帳で信号線を埋設し、素子領域内の回路素子と分離領
域内に埋設されＴこ信号線とを適宜電気的に接続しＴこ
柩成を採っているり 相実施例 第１図は本発明半導体装置の一実施例を示Ｔ断面図であ
って、山は一導亀型、例えばＰ型の半尊体基板、ｆ２＋
は該苓板（１＋表面から深さ１μ、巾１μ程度で所望形
状Ｃ二股けられ１こ分離領域を示し、基板ｆｌ＋表面か
ら所望形状にエツチング形成し１こ深ざ１＃、巾１μの
ｌ＾の内４ｔｌｌ＋に熱酸化等で形成される５ｉ０２等
の第１の絶縁層（３）を設けることにより形成されてい
る。＋４１は上記、＠１の絶蝋層（３１吋下に寄生素子
の防止をするＴこめに設けられγこ基板１１＋と同導電
を、即ちＰ型の高濃度不純物領域であって。
状帳で信号線を埋設し、素子領域内の回路素子と分離領
域内に埋設されＴこ信号線とを適宜電気的に接続しＴこ
柩成を採っているり 相実施例 第１図は本発明半導体装置の一実施例を示Ｔ断面図であ
って、山は一導亀型、例えばＰ型の半尊体基板、ｆ２＋
は該苓板（１＋表面から深さ１μ、巾１μ程度で所望形
状Ｃ二股けられ１こ分離領域を示し、基板ｆｌ＋表面か
ら所望形状にエツチング形成し１こ深ざ１＃、巾１μの
ｌ＾の内４ｔｌｌ＋に熱酸化等で形成される５ｉ０２等
の第１の絶縁層（３）を設けることにより形成されてい
る。＋４１は上記、＠１の絶蝋層（３１吋下に寄生素子
の防止をするＴこめに設けられγこ基板１１＋と同導電
を、即ちＰ型の高濃度不純物領域であって。
その濃度は１０〜１０／ｃｍ で調整されている。
（５１は上記第１の絶縁層（３１に西まれる領域に金属
シリサイド等の４昂性物質例えばモリブデンシリサイド
、タングステンシリサイド等を充煩して１戊る電源ライ
ン、アースライン等に使用される信号線であり、上記第
１の絶縁層（３１により椛板ｔｌ＋とは絶縁状■（二す
っている。、（６＋＋６１は上記分離領域（２）によっ
て分離されろ素子領域であって、各素ｌＦ−頭域（６）
ｉ６１＋ｒはダイオード４ トランジスタ、拡散抵抗等
の回路素子の、購戊要素となる基板山と逆導電型、即ち
Ｎ型の不純物＠域＋７１＋７１が形成されている。（８
）は基板ｔｌ＋表面に設けられた８１０２等から成る第
２の絶縁層、１９１ｔｌＵｌは夫々信号ｒｆＡ （５１
及び不純物領域（７）上の＠２の絶縁層（８＋上に９Ｔ
これγこコンタクトホール、（１１１は上記第２の絶縁
層（８）上に設けられＴこＡ７等の配線であって、上記
コンタクトホールｔ９ＥＯ１乞介して適宜信号線（５）
と回路素子を構成する不純物領域（７１との間を電気的
に接続している。
シリサイド等の４昂性物質例えばモリブデンシリサイド
、タングステンシリサイド等を充煩して１戊る電源ライ
ン、アースライン等に使用される信号線であり、上記第
１の絶縁層（３１により椛板ｔｌ＋とは絶縁状■（二す
っている。、（６＋＋６１は上記分離領域（２）によっ
て分離されろ素子領域であって、各素ｌＦ−頭域（６）
ｉ６１＋ｒはダイオード４ トランジスタ、拡散抵抗等
の回路素子の、購戊要素となる基板山と逆導電型、即ち
Ｎ型の不純物＠域＋７１＋７１が形成されている。（８
）は基板ｔｌ＋表面に設けられた８１０２等から成る第
２の絶縁層、１９１ｔｌＵｌは夫々信号ｒｆＡ （５１
及び不純物領域（７）上の＠２の絶縁層（８＋上に９Ｔ
これγこコンタクトホール、（１１１は上記第２の絶縁
層（８）上に設けられＴこＡ７等の配線であって、上記
コンタクトホールｔ９ＥＯ１乞介して適宜信号線（５）
と回路素子を構成する不純物領域（７１との間を電気的
に接続している。
このよう４ｃ配線構造の半導体装置において２例えば第
２図にボＴ配線状ｊ用の如く、上記信号線（５）（５）
を電源ラインとしｔ用い、各素子領域＋６１＋６１法素
子領域（ｂ＋＋６＋に隣接する分子ａ領域（２１に埋設
されＴこ信号線ｔ５１＋５１から配線的１ｔｔｌｌ ｆ
；ｒ：行って素子Ｏｉｊ双ｆ６ｏ６１内の回路素子へ゛
改力供袷をする構成を採ると、基板１１１表面部に小、
源ラインを配設Ｔる必要が無くなり。
２図にボＴ配線状ｊ用の如く、上記信号線（５）（５）
を電源ラインとしｔ用い、各素子領域＋６１＋６１法素
子領域（ｂ＋＋６＋に隣接する分子ａ領域（２１に埋設
されＴこ信号線ｔ５１＋５１から配線的１ｔｔｌｌ ｆ
；ｒ：行って素子Ｏｉｊ双ｆ６ｏ６１内の回路素子へ゛
改力供袷をする構成を採ると、基板１１１表面部に小、
源ラインを配設Ｔる必要が無くなり。
基板（１１表面部での配線が占侍する空間の割合が低く
なろう 続いて１本発明配線構造の形成方法を第３図乃至第８図
を用いて述べる。まずＰ型の半導体基板（１）表面にリ
アクティブイオンエツチングを利用したフォトエツチン
グ技術を用い１巾１μ深さ１μ程度の溝ｆ１２１を所望
形状蔓に形成し、基板（Ｈ表面に素子領域＋６１ｔ６１
を区ｌ！！！Ｉ−ｒる分離領域（２；を設ける（第５図
）。＆はこの溝ｑカ底面に寄生素子の形成を防止ＴルＴ
コメノＰ型ノ１０１６〜］ｏ１７／、１３ 程度ノ筒
濃度不純物層（４りをイオン注入法等を用いて形成する
（’Ｅ ４ し１ 〕。
なろう 続いて１本発明配線構造の形成方法を第３図乃至第８図
を用いて述べる。まずＰ型の半導体基板（１）表面にリ
アクティブイオンエツチングを利用したフォトエツチン
グ技術を用い１巾１μ深さ１μ程度の溝ｆ１２１を所望
形状蔓に形成し、基板（Ｈ表面に素子領域＋６１ｔ６１
を区ｌ！！！Ｉ−ｒる分離領域（２；を設ける（第５図
）。＆はこの溝ｑカ底面に寄生素子の形成を防止ＴルＴ
コメノＰ型ノ１０１６〜］ｏ１７／、１３ 程度ノ筒
濃度不純物層（４りをイオン注入法等を用いて形成する
（’Ｅ ４ し１ 〕。
次に上記病（１２１を含む裁板（１１全面に熱酸（ｊ法
又はＣＶＤ法に依って上記溝ｆｆ２１内側に５ｉｎ２等
から成る５００〜１０００ス厚程度の＠］の絶縁層（３
）を設ける（第５図ＪＱこのとさ、浩板ｆｉ１表面部に
も５１０２よりなる′Ｉ＠２の絶縁層（８）が形ｊ戊さ
れる。
又はＣＶＤ法に依って上記溝ｆｆ２１内側に５ｉｎ２等
から成る５００〜１０００ス厚程度の＠］の絶縁層（３
）を設ける（第５図ＪＱこのとさ、浩板ｆｉ１表面部に
も５１０２よりなる′Ｉ＠２の絶縁層（８）が形ｊ戊さ
れる。
その後、モリブデンシリサイド、タングスデンシリサイ
ド、チタンシリサイド等の導電性の良好なるＨ料をスバ
タリング法、ＣＶＤ法等で上記溝（１２）内に左横して
一ヒ記簡料刀）ｌ−）成る信号線７埋込形戎する（第６
図］。続いて、熱酸化法により基板（１＋全表面に上記
第２の絶縁層（８〕乞さらに成長させる（ ’ｉ；Ａ
７図）うこのとき、信号線＋５１は多孔質の金属シリサ
イドで形成さγしでいろ１こめこのイ言宅線（Ｆ’ｎ上
の絶縁層（８）が厚く形成される。その後、各素子領域
（６１ｉ６１に設けろ回路素子の構５３２侠素となる不
純物層ｆ７１ｔ７１を形成し、適宜この不純物層（７１
ど上記信号線１５＋とを接続するＡｔ等の配線σ１）を
第２の絶呟層（８１上に配設して第１図に示し１こ本発
明配線構造を完成下るっ ヘノ発明の効果 以上述ぺＴこ如く２本発明半導体装１６′の配線Ｗ、造
は素子領域を分路Ｔる分離領域内に基板と絶嫁状態で信
号線を即没し、この信号線と素子領域内の回路に子とを
適宜電気的に接続しτいろので、浩＆表面上に設けろ配
線の数が減少して、拭仮表ｉＭｉ部での配線が重付Ｔ７
）空間の割合が低く Ｔｘす、高小哨化されＴこ半導体
装１ヒに本発明配槻構造を中いて短絡事故等の少い信頼
性の商い半導体装置カλ提供出来るっ
ド、チタンシリサイド等の導電性の良好なるＨ料をスバ
タリング法、ＣＶＤ法等で上記溝（１２）内に左横して
一ヒ記簡料刀）ｌ−）成る信号線７埋込形戎する（第６
図］。続いて、熱酸化法により基板（１＋全表面に上記
第２の絶縁層（８〕乞さらに成長させる（ ’ｉ；Ａ
７図）うこのとき、信号線＋５１は多孔質の金属シリサ
イドで形成さγしでいろ１こめこのイ言宅線（Ｆ’ｎ上
の絶縁層（８）が厚く形成される。その後、各素子領域
（６１ｉ６１に設けろ回路素子の構５３２侠素となる不
純物層ｆ７１ｔ７１を形成し、適宜この不純物層（７１
ど上記信号線１５＋とを接続するＡｔ等の配線σ１）を
第２の絶呟層（８１上に配設して第１図に示し１こ本発
明配線構造を完成下るっ ヘノ発明の効果 以上述ぺＴこ如く２本発明半導体装１６′の配線Ｗ、造
は素子領域を分路Ｔる分離領域内に基板と絶嫁状態で信
号線を即没し、この信号線と素子領域内の回路に子とを
適宜電気的に接続しτいろので、浩＆表面上に設けろ配
線の数が減少して、拭仮表ｉＭｉ部での配線が重付Ｔ７
）空間の割合が低く Ｔｘす、高小哨化されＴこ半導体
装１ヒに本発明配槻構造を中いて短絡事故等の少い信頼
性の商い半導体装置カλ提供出来るっ
第′ｌ□□□は本発明半導体装置の配線構造？示Ｔ所面
図、第２図は本発明配線構造ケ箱５源ライン配線に用い
Ｔこと考の転線状態を示す上面図、第６図乃至第８図１
・ば本光明配線描造の形成方法を工程順に示す１新Ｌノ
１」因でるる。 ｆｌｊ・・半１８体基板、１２ｊ・・分離領域、１．３
１１８１・・絶縁層、（５１・・・信号線、＋６＋ｌＦ
ｉ＋・・・素子領域。
図、第２図は本発明配線構造ケ箱５源ライン配線に用い
Ｔこと考の転線状態を示す上面図、第６図乃至第８図１
・ば本光明配線描造の形成方法を工程順に示す１新Ｌノ
１」因でるる。 ｆｌｊ・・半１８体基板、１２ｊ・・分離領域、１．３
１１８１・・絶縁層、（５１・・・信号線、＋６＋ｌＦ
ｉ＋・・・素子領域。
Claims (1)
- ７）半導体拭取と、この半導体基板表面から所定深さま
で達して設けられＴこ分離領域と、該分離項域にて分離
され１こ素子領域（二形成され１こ回路素子と、からな
る半導体装置において、上記分離領域内に半導体尾根と
絶轍状■にある信号線′？：埋設し、上記累子頭域内の
回路素子と分＃領域内に埋設されＴこ信号線とを適宜′
屯気的Ｃ二接続し１こ事を特徴と下る半導体装置のｔ線
４Ｎ造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8372583A JPS59208750A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8372583A JPS59208750A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208750A true JPS59208750A (ja) | 1984-11-27 |
Family
ID=13810489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8372583A Pending JPS59208750A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208750A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194849A (ja) * | 1985-02-25 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| US4745081A (en) * | 1985-10-31 | 1988-05-17 | International Business Machines Corporation | Method of trench filling |
| JPH02102554A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4914397A (ja) * | 1972-05-31 | 1974-02-07 | ||
| JPS584458A (ja) * | 1981-06-30 | 1983-01-11 | Fujitsu Ltd | システム試験方式 |
-
1983
- 1983-05-12 JP JP8372583A patent/JPS59208750A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4914397A (ja) * | 1972-05-31 | 1974-02-07 | ||
| JPS584458A (ja) * | 1981-06-30 | 1983-01-11 | Fujitsu Ltd | システム試験方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194849A (ja) * | 1985-02-25 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| US4745081A (en) * | 1985-10-31 | 1988-05-17 | International Business Machines Corporation | Method of trench filling |
| JPH02102554A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体集積回路 |
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