JPS59161864A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59161864A JPS59161864A JP3627783A JP3627783A JPS59161864A JP S59161864 A JPS59161864 A JP S59161864A JP 3627783 A JP3627783 A JP 3627783A JP 3627783 A JP3627783 A JP 3627783A JP S59161864 A JPS59161864 A JP S59161864A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置に係り、特に外部イオンの絶縁膜中
への侵入を防止するための安定化構造に関する。
への侵入を防止するための安定化構造に関する。
ｔｂ＋ 従来技術と問題点
半導体素子表面には、特性の安定化のための保護膜とし
て絶縁膜が設けられているが、この絶縁膜中に外部から
イオンが侵入すると界面単位が発生し、特性劣化を生し
る。これを防止するため、ベース、エミッタ及びコレク
タ電極のうちのいずれかを、上記絶縁膜上に半導体基板
表面に露出するｐ−ｎ接合の端部上洛導出して形成する
構造が多く用いられる。しかしこの構造では絶縁膜上を
完全に電極で覆うことは不可能であり、まだ高耐圧素子
の場合には絶縁膜の耐圧に限度があるため、ベース電極
をコレクタ領域上に或いはコレクタ電極をハース領域上
にまで張り出すことは出来ない。
て絶縁膜が設けられているが、この絶縁膜中に外部から
イオンが侵入すると界面単位が発生し、特性劣化を生し
る。これを防止するため、ベース、エミッタ及びコレク
タ電極のうちのいずれかを、上記絶縁膜上に半導体基板
表面に露出するｐ−ｎ接合の端部上洛導出して形成する
構造が多く用いられる。しかしこの構造では絶縁膜上を
完全に電極で覆うことは不可能であり、まだ高耐圧素子
の場合には絶縁膜の耐圧に限度があるため、ベース電極
をコレクタ領域上に或いはコレクタ電極をハース領域上
にまで張り出すことは出来ない。
従って上記従来方式では外部イオンの絶縁膜中への侵入
を完全に防止することは不可能であった。
を完全に防止することは不可能であった。
（Ｃ） 発明の目的
本発明の目的は半導体素子表面に形成された絶縁膜中へ
の外部イオンの侵入を防止し得る改良された半導体装置
を提供することにある。
の外部イオンの侵入を防止し得る改良された半導体装置
を提供することにある。
（ｄ） 発明の構成
本発明の特徴は、半導体基体と、前記半導体基体内に形
成され当該半導体基体の表面において終端する少なくと
も一つのｐ−ｎ接合と、前記ｐ−ｎ接合の表出部上に配
置された絶縁膜と、前記絶縁股上に配置された多結晶あ
るいは非晶質の半導体層と、前記ｐ−ｎ接合を形成する
半導体領域に前記多結晶あるいは非晶質の半導体層を挟
んで対向して配設され且つ前記多結晶あるいは非晶質の
半導体層に接触する電極とを有することにある。
成され当該半導体基体の表面において終端する少なくと
も一つのｐ−ｎ接合と、前記ｐ−ｎ接合の表出部上に配
置された絶縁膜と、前記絶縁股上に配置された多結晶あ
るいは非晶質の半導体層と、前記ｐ−ｎ接合を形成する
半導体領域に前記多結晶あるいは非晶質の半導体層を挟
んで対向して配設され且つ前記多結晶あるいは非晶質の
半導体層に接触する電極とを有することにある。
（ｅ＋ 発明の実施例
以下本発明の一実施例を図面を参照しながら説明する。
第１図及び第２図は本発明の一実施例としてのｎｐｎ型
トランジスタの構成を示す要部断面図及び平面図である
。第１図は第２図のＡ−Ａ”断面を示す。同図において
、■はｎ＋型サブストレート、２はｎ型のエピタキシア
ル成長層、３はｐ型の拡散層でベース領域、４はｎ４’
型の拡散層でエミッタ領域、５はｎ◆型の拡散層でチャ
ネル阻止層、６は絶縁膜で加熱酸化法により形成した二
酸化シリコン（５ｉＯ２）膜、７は多結晶シリコン層、
８はベース電極、９はエミッタ電極である。
トランジスタの構成を示す要部断面図及び平面図である
。第１図は第２図のＡ−Ａ”断面を示す。同図において
、■はｎ＋型サブストレート、２はｎ型のエピタキシア
ル成長層、３はｐ型の拡散層でベース領域、４はｎ４’
型の拡散層でエミッタ領域、５はｎ◆型の拡散層でチャ
ネル阻止層、６は絶縁膜で加熱酸化法により形成した二
酸化シリコン（５ｉＯ２）膜、７は多結晶シリコン層、
８はベース電極、９はエミッタ電極である。
同図に示す半導体素子を製作するには、通常の製造工程
に従ってサブストレート１上にエピタキシアル成長層２
を形成し、該エピタキシアル成長Ｎ２表面に選択的に形
成した５ｉ０２膜等の絶縁膜をマスクとして、ｐ型不純
物を選択的に拡散してベース領域３を、次いでｎ型不純
物を選択的に拡散してエミッタ領域４及びチャネル阻止
層５を形成する。この段階では半導体素子表面は全面に
わた９て５ｉ０２膜６で被覆しておく。ここまでの工程
は通常の半導体装置の製造方法となんら変わるところは
ない。
に従ってサブストレート１上にエピタキシアル成長層２
を形成し、該エピタキシアル成長Ｎ２表面に選択的に形
成した５ｉ０２膜等の絶縁膜をマスクとして、ｐ型不純
物を選択的に拡散してベース領域３を、次いでｎ型不純
物を選択的に拡散してエミッタ領域４及びチャネル阻止
層５を形成する。この段階では半導体素子表面は全面に
わた９て５ｉ０２膜６で被覆しておく。ここまでの工程
は通常の半導体装置の製造方法となんら変わるところは
ない。
次いで上記５ｉ０２膜６上に、モノシラン（ＳｉＨ４）
等のシランガスを反応ガスに用いた化学気相成長法（Ｃ
ＶＤ法）により、厚さ凡そ５０００ （人〕の多結晶シ
リコン層７を形成する。ここで留意すべきことは、上記
多結晶シリコン層７の抵抗率を高くすることであり、本
実施例ではシート抵抗を凡そ１００（ｋΩ／口〕とした
。次いでこの多結晶シリコン層７をフォトエツチング法
により選択的に除去して所望のパターンに、しかし少な
くともシリコン基板表面に露呈するエミッターベース接
合の端面上を５ｉ０２膜６を介して被覆するように形成
する。第２図に見られる如くシリコン基板表面に露呈す
る上記エミッターベース接合の端部は環状を呈するので
、この上部を被覆する多結晶シリコン層７も略環状に形
成する。
等のシランガスを反応ガスに用いた化学気相成長法（Ｃ
ＶＤ法）により、厚さ凡そ５０００ （人〕の多結晶シ
リコン層７を形成する。ここで留意すべきことは、上記
多結晶シリコン層７の抵抗率を高くすることであり、本
実施例ではシート抵抗を凡そ１００（ｋΩ／口〕とした
。次いでこの多結晶シリコン層７をフォトエツチング法
により選択的に除去して所望のパターンに、しかし少な
くともシリコン基板表面に露呈するエミッターベース接
合の端面上を５ｉ０２膜６を介して被覆するように形成
する。第２図に見られる如くシリコン基板表面に露呈す
る上記エミッターベース接合の端部は環状を呈するので
、この上部を被覆する多結晶シリコン層７も略環状に形
成する。
次いでアルミニウム（ＡＱ）を上記多結晶シリコン層７
上を含むシリコン基板上全面に、凡そ２〔μｍ〕の厚さ
に被着せしめ、これをパターニングした後、凡そ４００
（’ｃ）の温度で約３０〔分〕加熱処理を施して、ベー
ス電極８及びエミッタ電極９を形成する。本工程におい
てベース電極８及びエミッタ電極９の端部が前記多結晶
シリコン層７の端部上に残留するようにすることが重要
である。
上を含むシリコン基板上全面に、凡そ２〔μｍ〕の厚さ
に被着せしめ、これをパターニングした後、凡そ４００
（’ｃ）の温度で約３０〔分〕加熱処理を施して、ベー
ス電極８及びエミッタ電極９を形成する。本工程におい
てベース電極８及びエミッタ電極９の端部が前記多結晶
シリコン層７の端部上に残留するようにすることが重要
である。
このように形成したベース電極８及びエミッタ電極９は
、多結晶シリコン層７とショットキ接触を形成する。こ
のショットキ接触のブレークダウン電圧は約５０（Ｖ〕
で、エミッターベース間のブレークダウン電圧（約１０
（Ｖ））に比較して遥かに高い。従ってベース電極８と
エミッタ電極９間は導電層である多結晶シリコン層９を
介して接続されているが、多結晶シリコン層９の抵抗率
が高いこと及び上述のようにショットキ接触のブレーク
ダウン電圧がエミッターベース間のブレークダウン電圧
より高いことから、エミッターベース間電流を増大させ
ることはなく、半導体装置の電気的特性には何ら問題は
ない。
、多結晶シリコン層７とショットキ接触を形成する。こ
のショットキ接触のブレークダウン電圧は約５０（Ｖ〕
で、エミッターベース間のブレークダウン電圧（約１０
（Ｖ））に比較して遥かに高い。従ってベース電極８と
エミッタ電極９間は導電層である多結晶シリコン層９を
介して接続されているが、多結晶シリコン層９の抵抗率
が高いこと及び上述のようにショットキ接触のブレーク
ダウン電圧がエミッターベース間のブレークダウン電圧
より高いことから、エミッターベース間電流を増大させ
ることはなく、半導体装置の電気的特性には何ら問題は
ない。
上述のようにして得られた本実施例の半導体装置の完成
体においては、シリコン基板表面に露呈せるｐ−ｎ接合
の端部上は総て、５ｉ０２膜６を介して電気的に接続せ
るアルミニウム（ＡＱ）層（ベース電極８．エミツタ電
極９）と多結晶シリコン層７により覆うことが出来、従
来構造の半導体装置のように絶縁膜上に導電層が欠如す
る部分は存在しない。従って本実施例では外部イオンは
これら導電層に遮られ、外部イオンの絶縁膜中への侵入
は防止される。
体においては、シリコン基板表面に露呈せるｐ−ｎ接合
の端部上は総て、５ｉ０２膜６を介して電気的に接続せ
るアルミニウム（ＡＱ）層（ベース電極８．エミツタ電
極９）と多結晶シリコン層７により覆うことが出来、従
来構造の半導体装置のように絶縁膜上に導電層が欠如す
る部分は存在しない。従って本実施例では外部イオンは
これら導電層に遮られ、外部イオンの絶縁膜中への侵入
は防止される。
かかる効果により本実施例の半導体装置は、たとえモー
ルド樹脂封止を行なっても、モールド樹脂中に含まれる
イオンが半導体素子表面の絶縁欣中に侵入することは防
止され、該絶縁膜の素子表面安定化の効果が劣化するこ
とがない。従って半導体装置の信頼度がより向上する。
ルド樹脂封止を行なっても、モールド樹脂中に含まれる
イオンが半導体素子表面の絶縁欣中に侵入することは防
止され、該絶縁膜の素子表面安定化の効果が劣化するこ
とがない。従って半導体装置の信頼度がより向上する。
なお前記実施例にあっては、ｐ−ｎ接合上に絶縁膜を介
して配置される半導体層として多結晶シリコンを適用し
たが、本発明はこれに限定されるものではなく、非晶質
（アモルファス）半導体を適用してもよい。
して配置される半導体層として多結晶シリコンを適用し
たが、本発明はこれに限定されるものではなく、非晶質
（アモルファス）半導体を適用してもよい。
また上記一実施例ではｎｐｎ型半導体装置の例を掲げて
説明したが、本発明を用いてｐｎｐ型半導体装置を作成
することも勿論可能である。
説明したが、本発明を用いてｐｎｐ型半導体装置を作成
することも勿論可能である。
また本発明を実施するに際し、絶縁膜６を上記一実施例
に示したＳｉＯ□膜６に変えて、窒化シリコン（Ｓｉ３
Ｎａ ）成環通常使用する他の絶縁膜を用いても良い
。
に示したＳｉＯ□膜６に変えて、窒化シリコン（Ｓｉ３
Ｎａ ）成環通常使用する他の絶縁膜を用いても良い
。
ｆｆｌ 発明の詳細
な説明した如く本発明によれば、半導体素子表面の絶縁
膜中へのイオンの侵入を防ぐことが出来るので、半導体
装置の特性特に電流増幅率ｈＦεの変動を防止すること
が出来、半導体装置の信頼度が向上する。
膜中へのイオンの侵入を防ぐことが出来るので、半導体
装置の特性特に電流増幅率ｈＦεの変動を防止すること
が出来、半導体装置の信頼度が向上する。
第１図及び第２図は本発明の一実施例を示す要部断面図
及び平面図である。 同図において、１はサブストレート、２はエピタキシア
ル成長層、３はベース領域、４はエミッタ領域、６は絶
縁膜、７は多結晶シリコン層、８はベース電極、９はエ
ミッタ電極を示す。
及び平面図である。 同図において、１はサブストレート、２はエピタキシア
ル成長層、３はベース領域、４はエミッタ領域、６は絶
縁膜、７は多結晶シリコン層、８はベース電極、９はエ
ミッタ電極を示す。
Claims (1)
- 半導体基体と、前記半導体基体内に形成され当該半導体
基体の表面において終端する少なくとも一つのｐ−ｎ接
合と、前記ｐ−ｎ接合の表出部上に配置された絶縁膜と
、前記絶縁膜上に配置された多結晶あるいは非晶質の半
導体層と、前記ｐ−ｎ接合を形成する半導体領域に前記
多結晶あるいは非晶質の半導体層を挟んで対向して配設
され且つ前記多結晶あるいは非晶質の半導体層に接触す
る電極とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3627783A JPS59161864A (ja) | 1983-03-04 | 1983-03-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3627783A JPS59161864A (ja) | 1983-03-04 | 1983-03-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161864A true JPS59161864A (ja) | 1984-09-12 |
Family
ID=12465275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3627783A Pending JPS59161864A (ja) | 1983-03-04 | 1983-03-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161864A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979782A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS51130171A (en) * | 1975-05-07 | 1976-11-12 | Sony Corp | Semiconductor device |
| JPS5279661A (en) * | 1975-12-19 | 1977-07-04 | Philips Nv | Semiconductor device |
| JPS5681930A (en) * | 1979-11-07 | 1981-07-04 | Siemens Ag | Semiconductor device |
-
1983
- 1983-03-04 JP JP3627783A patent/JPS59161864A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979782A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS51130171A (en) * | 1975-05-07 | 1976-11-12 | Sony Corp | Semiconductor device |
| JPS5279661A (en) * | 1975-12-19 | 1977-07-04 | Philips Nv | Semiconductor device |
| JPS5681930A (en) * | 1979-11-07 | 1981-07-04 | Siemens Ag | Semiconductor device |
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