JPS59169175A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59169175A JPS59169175A JP4340483A JP4340483A JPS59169175A JP S59169175 A JPS59169175 A JP S59169175A JP 4340483 A JP4340483 A JP 4340483A JP 4340483 A JP4340483 A JP 4340483A JP S59169175 A JPS59169175 A JP S59169175A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は例えばゲートターンオフサイリスタ（以下ＧＴ
Ｏと略称する）、トランジスタ、静電誘導サイリスクな
ど電流をしゃ断する機能をもち、半導体基板の主表面に
設けられた複数個に分割された電極のうち、好ましくな
い電極を除去する半導体装置の製造方法に関する。
Ｏと略称する）、トランジスタ、静電誘導サイリスクな
ど電流をしゃ断する機能をもち、半導体基板の主表面に
設けられた複数個に分割された電極のうち、好ましくな
い電極を除去する半導体装置の製造方法に関する。
第１図に例えば従来のＧＴＯの素子構造の部分的な断面
図を示す。第１図においてＰ型エミッタ（ｐＥ）＋ｎ型
ベース（ｎＢ）、ｐ型ベース（ｐＢ）＋ｎ型エミッタ・
（ｎｏ）の４層からなるシリコン早導体基板ｌにはｐＢ
層上にゲート電極２とｎＥ層上にカソード電極３とが設
けられ、さらにカソード電極３の上に接触電極板４が当
接するように置かれている。このときゲート電極２とカ
ソード電極３とが接触電極板４を介して短絡することが
ないようシリコン基板１の主表面に高低をつけて、それ
ぞれゲート電極２さカソード電極３が第１図のときく配
置される。
図を示す。第１図においてＰ型エミッタ（ｐＥ）＋ｎ型
ベース（ｎＢ）、ｐ型ベース（ｐＢ）＋ｎ型エミッタ・
（ｎｏ）の４層からなるシリコン早導体基板ｌにはｐＢ
層上にゲート電極２とｎＥ層上にカソード電極３とが設
けられ、さらにカソード電極３の上に接触電極板４が当
接するように置かれている。このときゲート電極２とカ
ソード電極３とが接触電極板４を介して短絡することが
ないようシリコン基板１の主表面に高低をつけて、それ
ぞれゲート電極２さカソード電極３が第１図のときく配
置される。
このような構造ではカソード電極３の下のｎ２層に例え
ば符号Ａで示す欠陥があった場合は、しゃ断信号が欠陥
Ａを通ってカソード電極３からゲート電極２へ流れ、電
流しゃ断が有効に行われなくなるので、そのようなとき
は、欠陥ＡのあるｎＦ、層には主電流を流さないように
するために、欠陥ＡをもつｎＦ、層上のカソード電極（
以下不良電極３ａ（！：略称する）をバイトで切削除去
する方法が１つの対策として特開昭５６−５１８６７号
公報に記載されている。第２図はシリコン基板ｌ上の不
良電極３ａをバイト５で機械的に切削する状況を示した
ものである。
ば符号Ａで示す欠陥があった場合は、しゃ断信号が欠陥
Ａを通ってカソード電極３からゲート電極２へ流れ、電
流しゃ断が有効に行われなくなるので、そのようなとき
は、欠陥ＡのあるｎＦ、層には主電流を流さないように
するために、欠陥ＡをもつｎＦ、層上のカソード電極（
以下不良電極３ａ（！：略称する）をバイトで切削除去
する方法が１つの対策として特開昭５６−５１８６７号
公報に記載されている。第２図はシリコン基板ｌ上の不
良電極３ａをバイト５で機械的に切削する状況を示した
ものである。
しかしながら、この方法は、複雑なまたは微少なエミッ
タ形状では、周囲の正常なカソード電極才で損傷を与え
、ひいては半導体装置自体を不良にしてしまうという危
険性を伴っており、特定の不良電極だけを、他に影響を
及ぼすことなく、しかも切削残りのないように確実に除
去することはかなり困難であるという欠点をもっている
。
タ形状では、周囲の正常なカソード電極才で損傷を与え
、ひいては半導体装置自体を不良にしてしまうという危
険性を伴っており、特定の不良電極だけを、他に影響を
及ぼすことなく、しかも切削残りのないように確実に除
去することはかなり困難であるという欠点をもっている
。
本発明の目的は、上述の欠点を除去し、不良電極だけを
確実に取除く方法を提供することにある。
確実に取除く方法を提供することにある。
本発明は半導体装置表面全体を保護膜で覆い、不良電極
上の保護膜のみを剥離し、露出した電極をエツチングし
除去するこきにより達成される。
上の保護膜のみを剥離し、露出した電極をエツチングし
除去するこきにより達成される。
第３図〜第６図は本発明による方法の手順を示したもの
である。
である。
まず第３図に示すように、予め不良電極３ａには電気的
測定によりチェックしマークが付されている半導体基板
１の主表面全体に密着性の良好な耐薬品性保４Ｉを均一
に塗布する。この耐薬品性保護膜としては、例えばフォ
トレジスト、ポリイミド樹脂などが用いられ、塗布後は
露光または加熱により保称膜を硬化させる。なお不良電
極に付すマークは図示してない。
測定によりチェックしマークが付されている半導体基板
１の主表面全体に密着性の良好な耐薬品性保４Ｉを均一
に塗布する。この耐薬品性保護膜としては、例えばフォ
トレジスト、ポリイミド樹脂などが用いられ、塗布後は
露光または加熱により保称膜を硬化させる。なお不良電
極に付すマークは図示してない。
次に第４図に示すようにマークの付されている不良電極
３ａ上の保護膜の部分だけ番こ刃物で傷を入れてその大
部分を除去し、除去した部分の下地の不良電極３ａを露
出させる。このとき正常な電極３は全て保護膜６で被覆
されており、除去されるべき不良電極３ａのみが窓明け
された状態となる。あるいは不良電極３ａ上の保護膜は
大きく開口することなく、刃物で下地の不良電極３ａに
達する傷をつける程度でもよい。続いてこの状態の半導
体基板１を第５図のととく治具７に乗せたｉｔ、エツチ
ング液８を収容した容器９の中に浸漬する。かくして所
定時間後にこれらを容器９から引揚げると、不良電極３
ａの個所のみがエツチング除去されているので、最後に
保護膜６を取去れば第６図に示す状態きなり、本発明の
処理工程を完了する。
３ａ上の保護膜の部分だけ番こ刃物で傷を入れてその大
部分を除去し、除去した部分の下地の不良電極３ａを露
出させる。このとき正常な電極３は全て保護膜６で被覆
されており、除去されるべき不良電極３ａのみが窓明け
された状態となる。あるいは不良電極３ａ上の保護膜は
大きく開口することなく、刃物で下地の不良電極３ａに
達する傷をつける程度でもよい。続いてこの状態の半導
体基板１を第５図のととく治具７に乗せたｉｔ、エツチ
ング液８を収容した容器９の中に浸漬する。かくして所
定時間後にこれらを容器９から引揚げると、不良電極３
ａの個所のみがエツチング除去されているので、最後に
保護膜６を取去れば第６図に示す状態きなり、本発明の
処理工程を完了する。
なお不良電極２ａ上の保護膜６たけを除去する方法とし
ては、フォトエツチング法を利用することも考えられる
が、実際上は除去すべき不良電極は不特定個所に存在す
るから、フォトマスクを製作することが甚だ非能率的で
あって、フォトエッチグ法はこの場合は適切でない。
ては、フォトエツチング法を利用することも考えられる
が、実際上は除去すべき不良電極は不特定個所に存在す
るから、フォトマスクを製作することが甚だ非能率的で
あって、フォトエッチグ法はこの場合は適切でない。
以上説明したように、本発明の方法によれば、正常な電
極は密着性の良好な保護膜で被覆されており、不良電極
のみが確実にエツチング除去されるので、正常な電極ま
でも損傷を与える危険性は全くなく、不良電極の一部が
残るような不完全さもない。また電極形状の如何にかか
わらず、複数個の不良電極が存在しても、除去過程のエ
ツチングは一度の処理で済ませることができ、しかもエ
ツチング容器の大きさを適切に選ぶことにより、同時に
多数個の半導体装置を浸漬することができるので処理効
率が極めて高いなどの多くの利点をもっている。
極は密着性の良好な保護膜で被覆されており、不良電極
のみが確実にエツチング除去されるので、正常な電極ま
でも損傷を与える危険性は全くなく、不良電極の一部が
残るような不完全さもない。また電極形状の如何にかか
わらず、複数個の不良電極が存在しても、除去過程のエ
ツチングは一度の処理で済ませることができ、しかもエ
ツチング容器の大きさを適切に選ぶことにより、同時に
多数個の半導体装置を浸漬することができるので処理効
率が極めて高いなどの多くの利点をもっている。
第１図はＧＴＯの部分断面図、第２図は不良電極の切削
状況を示す概念図、第３図〜第５図は本発明による保護
膜の着脱手順を示す工程図、第６図は完成状態を示す断
面図である。 １・・・半導体基板、２・・・ゲート電極、３・・・カ
ソード電極、３ａ・・・不良電極、４・・・接触電極板
、５・・・バイト、６・・・保護膜、７・・・治具、８
・・パエッチング液、９・・・容器。 第１図 第２図 第３図
状況を示す概念図、第３図〜第５図は本発明による保護
膜の着脱手順を示す工程図、第６図は完成状態を示す断
面図である。 １・・・半導体基板、２・・・ゲート電極、３・・・カ
ソード電極、３ａ・・・不良電極、４・・・接触電極板
、５・・・バイト、６・・・保護膜、７・・・治具、８
・・パエッチング液、９・・・容器。 第１図 第２図 第３図
Claims (1)
- １）交互に導電型の異なる少くとも３つの層と、この最
上層化互に独立して設けられた複数個に分割された領域
とを備える半導体および該各領域に設けた電極膜とを有
する半導体装置を製造するにあたり、前記分割された領
域のうち、欠陥を有する領域に属する電極膜を選択除去
して、前記欠陥を有する領域には、電流の導通をなくす
るための方法であって、前記半導体基体の主表面の全面
にわたって保護膜を被着した後、前記欠陥を有する領域
番こ属する電極膜上のみの保護膜に電極膜に達する傷を
つけて、この半導体基体を半導体のエツチング液に浸漬
することにより、前記欠陥を有する領域に属する電極膜
を溶解除去することを特徴゛ とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340483A JPS59169175A (ja) | 1983-03-16 | 1983-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340483A JPS59169175A (ja) | 1983-03-16 | 1983-03-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59169175A true JPS59169175A (ja) | 1984-09-25 |
| JPH041507B2 JPH041507B2 (ja) | 1992-01-13 |
Family
ID=12662822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4340483A Granted JPS59169175A (ja) | 1983-03-16 | 1983-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59169175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112672525A (zh) * | 2020-11-12 | 2021-04-16 | 广州广合科技股份有限公司 | 一种pcb负片工艺中蚀刻不净的处理方法 |
-
1983
- 1983-03-16 JP JP4340483A patent/JPS59169175A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112672525A (zh) * | 2020-11-12 | 2021-04-16 | 广州广合科技股份有限公司 | 一种pcb负片工艺中蚀刻不净的处理方法 |
| CN112672525B (zh) * | 2020-11-12 | 2022-05-17 | 广州广合科技股份有限公司 | 一种pcb负片工艺中蚀刻不净的处理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041507B2 (ja) | 1992-01-13 |
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