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JPS59159196A - グラフイツク・デイスプレイ・システム - Google Patents

グラフイツク・デイスプレイ・システム

Info

Publication number
JPS59159196A
JPS59159196A JP58028635A JP2863583A JPS59159196A JP S59159196 A JPS59159196 A JP S59159196A JP 58028635 A JP58028635 A JP 58028635A JP 2863583 A JP2863583 A JP 2863583A JP S59159196 A JPS59159196 A JP S59159196A
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JP
Japan
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period
memory
display
blocks
storage
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Granted
Application number
JP58028635A
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English (en)
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JPS646478B2 (ja
Inventor
吉岡　善一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Priority to JP58028635A priority Critical patent/JPS59159196A/ja
Priority to KR1019830003534A priority patent/KR860001450B1/ko
Priority to US06/542,327 priority patent/US4617564A/en
Priority to PH29953A priority patent/PH23858A/en
Priority to EP83113164A priority patent/EP0120142B1/en
Priority to DE8383113164T priority patent/DE3380712D1/de
Priority to BR8400757A priority patent/BR8400757A/pt
Publication of JPS59159196A publication Critical patent/JPS59159196A/ja
Publication of JPS646478B2 publication Critical patent/JPS646478B2/ja
Priority to HK204/90A priority patent/HK20490A/xx
Granted legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B62—LAND VEHICLES FOR TRAVELLING OTHERWISE THAN ON RAILS
    • B62L—BRAKES SPECIALLY ADAPTED FOR CYCLES
    • B62L3/00—Brake-actuating mechanisms; Arrangements thereof
    • B62L3/04—Brake-actuating mechanisms; Arrangements thereof for control by a foot lever
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/34—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling
    • G09G5/346—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling for systems having a bit-mapped display memory

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  • Mechanical Engineering (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Controls And Circuits For Display Device (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はラスタ走査型ディスプレイ・システムに関し、
更に詳細にいえば、リフレッシュ・メモリのアドレス指
定が容易であシ且りスクロールを行なうことができる陰
極線管グラフィック・ディスプレイ・システムに関する
。
〔背景技術〕
ラスク走査方式の陰極線管（以下ＣＲＴという）を用い
たグラフィック・ディスプレイ・システムは、各表示ド
ツト即ち絵素に対して１データ・ビットを割当てるよう
にしたビット・マツプ方式のりフレッシュ・バッファ・
メモリを用いるのが普通である。第１図にこの工うなグ
ラフィック・ディスプレイ・システムの従来の構成金示
Ｌ５ている。
リフレッシュ・メモリｓｏｍｃｔｔＴｓｎのスクリーン
に表示する文字あるいは図形などのグラフィック・パタ
ーンのドツトと１対１に対応するビデオ・ドツト・デー
タを記憶する。リフレッシュ・メモリ５０はマイクロプ
ロセラｖｃＭＰＵ）１［１又はＣＩ七Ｔコントローラ（
ＣＲＴ（Ｅ’　）　２　ｎに五９１アドレスされる。Ｍ
ＰＵ１［１７）＝らのアドレス及びＣＲ’ＴＣ２ｎから
の表示アドレスはマルチプレクプ４０を介してリフレッ
シュ・メモリ５ＣＩＶＣＥｐえられる。発振回路（’ｏ
ｓＣ）３ｎの出力はクロック回路３２に与えられ、クロ
ック回路３２はＣＲＴｃ２ｎヘクｐツク信号ＣＬＫを与
える。ＭＰＵ１０はアドレス・バスにアドレスを与え、
データ・バスに介してリフレッシュ・メモリ５Ｄに対し
てデータの読取９、書込みを行なう。ＣＲＴＣ２ｎは表
示動作期間にリフレッシュ・メモリ５０に表示アドレス
を与え、ビデオ・ドツト・データを順次に読取る。ＣＲ
ＴＣ２ｎによりリフレッシュ・メモリ５０から読取られ
たビデオ・ドツト・データに並列／直列変換器（Ｐ／Ｓ
　）　６　ｎに与えられて直列化でれ、ビデオ制御回路
７０會介し′″′Ｃ，ＣＲＴ　８　［１に与えられる。
ＣＲＴＣ２［１は水平・同期信号（Ｈ８）及び垂直同期
信号（■Ｈ）全ビデオ制御回路７０へ与える。
このようなグラフィック・ディスプレイにおいて、表示
されるドツト数にＣＲＴの寸法に１り１変わり、例えば
１５インチＣＲＴではＸ（水平）方向に１０２４ドツト
、Ｙ（垂直）方向に７６８ドツｌ示し、１２インチＣＲ
ＴではＸ方向に７２０ドツト、Ｙ方向に５１２ドツト衣
示する。従って１５インチＣＲＴの場合リフレッシュ・
メモリＵ１（１２４Ｘ７６８ビツトのビデオ・ドツト・
データを記憶し、１２インチＣＲＴの場合リフレッシュ
・メモリｆｉ７２［ｌＸ５１２ビツトのビデ吋・ドツト
・データ全記憶する。
ＭＰＵ１［１とし１１６ビツトのマイクロプロセツｖｆ
用いり」勅合に１リフレツシユ・メモリ５０の記憶領域
をｌＸｆｆ１５ビツトの記憶・ブロックに分割し、記憶
ブロック単位でアドレスするのが有利である。１５イン
チＣＲＴの場合１水平走介線に１０２４個のドツトを含
み、各水平線は夫々１６個のドツｔｆ含む６４個の線セ
グメント即ち表示情報単位に分割される力・ら、各水平
定食線の期間にはリフレッシュ・メモリから６４個の記
憶ブロック金読取る必要かある。これ゛に対して、１２
インチＣＲＴの場合は１水平走査線で７２０個のドツト
か表示されるから、各水平線は夫々１６個のドラ）ｋ含
む４５個の線セグメントに分割され、従って各水平走査
線の期間にはリフレッシュ・メモリから４５個の記憶ブ
ロック金読取る必要かある。
このようにリフレッシュ・メモリにビデオ・ドツト・デ
ータを記憶し、記憶ブロック単位でリフレッシュ・メモ
リ全アドレスするグラフィック・ディスプレイにおいて
、記憶ブロックに連続するアドレスを割当てる工うにし
た場合は、走査紛当シの線セグメントの数従って各走査
線毎に読取られるべき記憶ブロックの数が２のべき乗に
よって衣わされないときは、アドレスの計算が非常に面
倒になるという問題がある。次に、第２図及び第３図を
参照してこの問題について説明する。
第２図及び第６図は夫々、１５インチＣＲＴ及び１２イ
ンチＣＲＴに対するリフレッシュ・メモリ全庁している
。夫々のリフレッシュ・メモリの記憶軸域は１×１６ビ
ツトの記憶ブロックに分割され、記憶ブロック単位でア
ドレスされる。記憶プロッタは、０．１・・・・で示さ
れるように、連続するアドレス金割当てられておｐ１衣
示動、作期間にはＣＲＴＣによりアドレスの順序に従っ
て順次に読取られる。
いま、マイクログロセツプから夫々のリフレッシュ・メ
モリの記憶ブロックＡ、Ｂ、Ｃ，Ｄｆ７クセスし、８照
番号９０で示す工うに記憶ブロックＡ、Ｂ、Ｃ，Ｄの所
定のビットを１にセットする場合ヶ考えて与る。これは
記憶ブロックＡ、Ｂ。
ＣＸＤＫ対応する線セグメントの所定のドツトをオンに
して垂直な棒を表示する場合に対応する。
この場合は、データ畳込みのために記憶ブロックＡ、Ｂ
、Ｃ，Ｄを順次にアクセスする必碧がある。
記憶ブロックのアドレスは連続しているから、記憶ブロ
ン７Ｂのアドレスは記憶ブロックＡのアドレスに走査線
画シの記憶ブロック数を加えたものとなｐ、記憶ブロッ
クＣのアドレスハＮｉＪ！ブロックＢのアドレスに走査
線画９の記憶ブロック数を加えたものとなり、以下同様
でめる。
第２図の場合走査紛当シの線セグメント数従って記憶ブ
ロック数は６４＝２’で、２のべき来によって衣わ嘔れ
る。２進数で表わせば２６は１０ｎｎｎｎｎである。従
って、記憶ブロックＢ、　Ｃ。
■〕のアドレスは夫々記憶ブロックＡ、Ｂ、Ｃ，のアド
レスに２進数１ｎｎｎｎｎｏ全加算することによって簡
単Ｖ７−得ることができる。換盲すれば、記憶ブロック
Ａのアドレスの下位６ビツＩｆ変更ぜずに７番目のビッ
トに２進１を加えるだけで、記憶ブロックＢ、Ｃ，Ｄの
アドレスを得ることができる。マタ、任意の記憶ブロッ
クのアドレスも簡単に求めることができる。例えば、記
憶ブロックＡがＹ番目の記憶ブロック行のＸ番目である
とすれば、記憶ブロックへの２進アドレスはＹ・２６＋
Ｘにより簡単に求めることができる。
これに対して、第５図の場合走査線画ｐの記憶ブロック
数は４５であり、２のべき乗によって衣わされない。２
進数で衣わせば４５は１［１１１［１１であり、従って
記憶ブロックＢ、Ｃ，Ｄのアドレスを求める凡めには、
記憶ブロックＡ、Ｂ、Ｃのアドレスに夫々２進数１［１
１１ｎ１’ｉ加算する組ｎをしなけれはならず、アドレ
ス計算が非常に面倒になる。当然、任意の記憶ブロック
の２進アドレスを求める場合も複雑な計算が必要となる
。
また、１５インチＣＲＴと１２インチＣＲＴではアドレ
スの計算方法が異なるから、ＣＲＴの寸法に応じて別個
の専用プログラム全用意しなければならない。
更に、第２図及び第５図のようにＣＲＴスクリーンの表
示ドツト数と対応するビット容量のリフレッシュ・メモ
リを用いた場合ハ、リフレッシュ・メモリのデータを逐
一書換えなければスクロールを達成で＠ない。リフレッ
シュ・メモリのデータを逐−礪換えるのはプログラムの
負担を犬きくするから、ハードウェアで簡単にスクロー
ル全達成できるのか望ましい。
Ｉ発明の開示〕 従って本発明の目的は走査線画シの綜セグメント即ち表
示情報単位の数か２のべき乗によって衣わ芒れないよう
なグラフィック・ディスプレイにおいてリフレッシュ・
メモリの記憶ブロックのアドレス指定を容易にするため
の技術を提供することである。
本発明の他の目的は走査線ａｂの線セグメント数か２の
べき乗によって表わされないようなグラフィック・ディ
スプレイにおいてリフレッシュ・メモリの記憶ブロック
のアドレス指定を容易にし且つスクロールを達成するこ
とである。
不発明は、走査線画シの線セグメント数をＭ（Ｍは２の
べき乗によって表わされない１よりも大きい整数）とし
たとき、走査線画シＮ個（ＮはＭよりも大きく且つ２の
べき乗によって表わされる整数）の記憶ブロックを有す
るリフレ、ンシュ・メモリを用い、各走査線周期の表示
期間にＭ個の記憶ブロックをアクセスし、非表示期間に
（Ｎ−Ｍ）個の記憶ブロックをアクセスするものでおる
。記憶ブロックには、連続するアドレスが割当てられる
。不発明によれば、リフレッシュ・メモリの起点アドレ
ス即ち表示開始アドレスを変えることによシスクロール
を得ることもでき、る。
〔実施例〕
次に、本発明の良好な実施例について説明する。
第４図は７２ｎＸ！Ｍ２ドツトを表示する１２インチＣ
ＲＴを用いた場合の不発明によるリフレッシュ・メモリ
の記憶構成を例示している。リフレツシュ・メモリ１０
０の記憶領域は１×１６ピツトの記憶ブロックに分けら
れ且つ記憶ブロックは連続するアドレスを割尚てられて
いる。この例では、各走査線周期で実際に表示のために
用いられる線セグメント従って記憶ブロックの数Ｎ１は
２のべき乗でない４５、走査線当妙の記憶ブロックの数
は２のべき乗である６４に逼れている。従って、起点ア
ドレスをＯとしたときは、領域１１０の部分かＣＲＴス
クリーンに表示される。
各水平走査線周期の表示期間にＣＲＴコントローラ（Ｃ
ＲＴＣ）はＭ個の記憶ブロックをアクセスし、非表示期
間にＣＮ−Ｍ）個の記憶ブロックをアクセスする。この
ように各走査線の線セグメント数が２のべき乗でない場
合に走査線当り２のべき東側の記憶ブロックを有するリ
フレッシュ・メモリを用い、記憶ブロックのアドレスを
連続させることによって、第２図で述べたのと同じアド
レス指定方式を使用できるようになる。′ｆ、た、第４
図のリフレッシュ・メモリにおいて６４Ｘ７６８個の記
憶ブロックを用いれば、プログラムを変えることなく１
５インチＣＲＴで表示を行なわせることもできる。第４
図では、Ｘ方向に６４個の記憶ブロック、Ｙ方向に１０
２４個の記憶ブロックが示されているが、Ｙ方向の記憶
ブロックの数は必ずしも２のべき乗である必要はなく、
水平走査線の数取上であればよい。
第５図は不発明のグラフィック・ディスプレイ・システ
ムを例示している。−第１図と第５図の構成の主な相違
点は、第５図では、第４図で説明したように走査線当り
２のべき乗でないＭ個の線セグメントを表示するＣＲＴ
ディスプレイのためのリフレッシュ・メモリとして、走
査線当シ２のべき乗であるＮ個の記憶ブロックを有する
リフレッシュ・メモリ１５０を含むこと、及びＣＲＴＣ
２０への基本クロツクＣＬＫの周波数を切換えるタイミ
ング制御回路１２０を含むことである。・６５［１５Ｓ
Ｐ−２である。ＣＲＴＣ２ｎはＣＲＴ８０で表示をつく
るための種々の動作条件、例えば水平周期、水平走査線
の数、各走査線でアクセスてれるべき記憶ブロックの数
をＭＰＵ１［１によって初期設定可能である。第６図の
リフレッシュ・メモリを用いる従来の場合、各走査線で
アクセスされる記憶ブロックの数は４５に設定されてい
たか、第４図のリフレッシュ・メモリを用いる不発明の
実施例の場合、各走査線でアクセスされる記憶ブロック
の数は６４に設定される。しかし本発明の場合は、ＣＲ
Ｔ８０の水平周期と各水平走査線でのリフレッシュ・メ
モリ・アクセス時間とのタイミングか合わなくなる問題
かある。即ち、１２インチＣＲＴ８ｎに７２ｎＸ５１２
ドツトを表示するのに適した動作条件では水平周期Ｔ　
は例えば４５．６μＢである。一方、表示期間に各線セ
グメント毎に１つの記憶ブロックをアクセスして表示す
るのに８　ｎ　ｎ　ｎｓかかるから、実際に表示される
べき４５個の記憶ブロックのアクセス時間は８００　ｎ
ｓ　Ｘ　４５　”　３６　μｇ　となシ、残りの時間４
５．６−３６　＝　９．６μｓは残シの１９個の記憶ブ
ロックをアクセスするのに不十分である。換１すれば、
各水平周期の表示期間をＴＤ、非表示期間をＴＢとし、
第４図のようにＭ＝４５、Ｎ＝６４にしたときは［Ｔ　
　／Ｍ）＞ＣＴＢ／（Ｎ−Ｍン〕となり、ＣＲＴＣ２ｎ
のリフレッシュ・メモリ・アクセス速度が一定の場合は
各水平走査線で６４個の記憶ブロックをアクセスできな
いことになる。
不発明はタイミング制御回路１２０によシ、表示期間Ｔ
　と非表示期間ＴＢとでＣＲＴＣ２［１への基本クロツ
クＣＬＫの周波数を切換える。この例では、ＣＲＴＣ２
［１へのクロックＣＬＫはＴＤの期間に周期８０ｎｎｓ
（周波数１．２５　ＭＨｚ　）にされ、Ｔ、Ｂの期間に
周期４［１［１ｎ８　（周波数２．５ＭＨｚ）にされる
。ＣＲＴＣ２［１はクロック信号ＣＬＫの１周期で１つ
の記憶ブロックをアクセスするから、記憶ブロックは非
表示期間に表示期間の２倍の速度でアクセスされる。従
って非表示期間には１９個の記憶ブロックが４０［１ｎ
ａＸ１９＝７６μＢでアクセスされる。従ってＣＲＴＣ
２，ｎは各水平走査において３６μｓ　＋７．６μｍ＝
４５゜６μＳで６４個の記憶ブロックをアクセスする１
゜ＣＲＴＣ２［１はクロック・パルスＣＬＫの数によっ
てアクセス芒れた記憶ブロックの数を判定する。
なお、水平周期の残りの時間４５．６μｓ　−４３，６
μｓ＝２μＢは同期のために用いられる。
第６図はタイミング制御回路１２０、第７図はその動作
波形を示している。発振回路（Ｏ８Ｃ）６０は２　（Ｉ
　ＭＨｚ　　の信号を発生し、この信号は分周回路１４
０．１５０によって天々周期４ｎｎｎｓ。
８［１［１１ｓのクロック信号に変換される。周期８ｎ
　（１ｎｇのタロツク信号は第７図の波形Ａに示され、
周期４　（１ｎ　ｎｓのクロック信月は波形Ｂに示勾ｔ
ている１、レジスタ１６０には、表示期間ＴＤの間に４
５個の記憶ブロックをアクセスするのに必要な８　［１
［Ｉ　ｎｓのクロック・パルス数４５かプリセットされ
、このカウント値は各表示期間ＴＤの開始前にロード・
パルスによってカウンタ１７０にロードされる。ロード
・パルス発生回路１８０はＣＲＴＣ２ｎから発生される
水平同期信号Ｈ８（波形Ｃ）及び周期４　（ｌ　Ｑ　ｎ
ｓのクロック信号を受取シ、波形りに示すように、水子
同期信号Ｈ８の立下りを起点としてｆ３　ｎ　［Ｉ　ｎ
ｓの後に持続時間８（１（ｌｎｓの低レベルを発生し、
ロード・パルスを与える。波形ＣのＴＨは１水平周期の
長さを示している。
カウンタイア０にロードされたカウント値ハ８００ｎ８
のクロック・パルスによってカウント・ダウンされる。
カウンタ１７０はカウント値がロードされたとき高レベ
ルを発生し、０までカウント・ダウンされたとき低レベ
ルを発生する（波形Ｅ）。カウンタ出力はインバータ回
路工１を介してＡＮＤ回路Ａ１に印加嘔れると共にＡＮ
Ｄ回路Ａ２に印加される。ＡＮＤ回路Ａ１、Ａ２は夫々
４０［Ｉｎｓ、８［１ｎｎａのタロツク・パルスをもう
１つの入力として受取る。従って、カウンタ１７０の出
力が高レベルの間は８ｎ［１ｎａのタロツク・パルスが
ＯＲ回￥６を介してＣＲＴＣ２［１ヘゲートされ、低レ
ベルの間は４　（ｌ　ｎ　ｎｓの・タロツク・パルスか
ＣＲＴＣ２０ヘゲートされる。従って、ＣＲＴＣ２ｎに
は、波形Ｆのクロック信号ＣＬＫが印加芒れる。従って
、各走査線で表示されるべき４５個の記憶ブロックは８
　ｎ　Ｏｎａのタロツク・パルスで読取られ、残りの１
９個の記憶ブロックは４　ｎ　ｎ　ｎｓのクロック・パ
ルスで読取られる。
カウンタ１７０の出力はインバータＩ２によシ反転され
、ビデオ制御回路へブランキング信号として供給される
（波形Ｇ）。従って、各走査線周期のうち４５個の記憶
ブロックか読取られる期間ＴＤ（６６μ８　）には表示
が許され、残シの期間ＴＢ（９，６ｔｒｓ）には表示か
禁止される。
ＣＲＴＣ２ｎは表示開始アドレス・レジスタＤＳＡＲ（
第５図９を有し、このレジスタＤＳＡＲには、最初の水
平走査において最初にアクセスでれるべきリフレッシュ
・メモリ記憶ブロックのアドレスがＭＰＵ１［１からセ
ットされる。ＣＲＴＣ２０は表示開始アドレス・レジス
タＤＳＡＲにセットされたアドレスを起点として記憶ブ
ロックを連続的にアドレスする。この例では、ＣＲＴＣ
２０は６４Ｘ５１２個の記憶ブロックを連続的にアドレ
スする。第４図のように６４Ｘ１（１２４０記憶ブロツ
クを有するリフレッシュ・メモリ１００を用い、そのう
ちの４５Ｘ５１２の記憶ブロックを表示する場合はＸｌ
Ｙ両方向で余分のメモリ・スペースが得られ、従って表
示開始アドレス・レジスタＤＳＡＲの起点アドレスを変
えることによ、９ＸＳＹ両方向で簡単にスクロールを得
ることができる。Ｘ方向の６４個の記憶ブロックは６ビ
ツトで指定でき、Ｙ方向の１０２４行は１０ビツトで指
定できるから、任意の記憶ブロックは、Ｘの６ビツトを
下位に置きＹの１０ビットヲ上位に翁：いた１６ビツト
で指定できる。従って、起点アドレス・ビットをオール
・ゼロにしたときは第４図の領域１１０が表示され、起
点アドレスの上位１０ビツトをオール・ゼロにし下位ビ
ットの値ヲ変えたときはＸ方向にスクロールされ、下位
６ビツトヲオール・ゼロにし上位ビットの値を変えたと
きはＹ方向にスクロールされ、両方変えたときは斜め方
向にスクロールされる。
【図面の簡単な説明】
第１図は従来のグラフィック・ディスプレイ・システム
ｒＡ成を示す図、第２図は１５インチＣＲＴに対する従
来のリフレッシュ・メモ’Ｊ　を示す図、第６図は１２
インチＣＲ’］”に対する従来のリフレッシュ・メモリ
を示す図、馬−！、４図は１２インチＣＲＴに対する４
・発明によるリフレッシュ・メモリの記憶構成を７Ｊ＜
す図、第５図は不発り」のグラフィック・ディスプレイ
・シヌテム構成を示す図、第６図はタイミング制御回路
を示す図、及び第７図は第６図のタイミング制御回？ｔ
Ｉの動作波形図である。

Claims (2)

    【特許請求の範囲】
  1. （１）各走査線においてＭ個（ここで、Ｍに２のべき乗
    によって衣わされない１ニジも大きい整数）の線セグメ
    ントヲ懺示するラスタ走査型ディスプレイ装置と、該デ
    ィスプレイ装置の各走査線毎にＮ個（ここで、ＮはＭよ
    りも太きく且り２のべき乗に工って衣わされる整数）の
    記憶ブロックを有するリフレッシュ・メモリであって、
    前記記憶ブロックに連続するアドレスを割当てられてお
    シ且つ夫々１つの前記線セグメントに対するビデｉ・デ
    ータを記憶しうるものと、各走査線周期の表示期間にＭ
    個の記１．ハブロック全アクセスし非表示期間に（Ｎ−
    Ｍ）個の記憶ブロックをアクセスする手段と、各走査線
    周期においてＭ個の記憶ブロックかアクセスされたこと
    を検出するカウンタ手段金倉み、該検出に応答して（Ｎ
    −Ｍ）個の記憶ブロックのアクセスの間上記ディスプレ
    イ装置の表示を禁止す不制御手段とを有するグラフィッ
    ク・ディスプレイ・システム。
  2. （２）各走査線周期の表示期間をＴＤ、非表示期間をＴ
    Ｂとしたとき、〔ＴＤ／Ｍ〕〉〔ＴＢ／（Ｎ−Ｍ））で
    あシ、上記制御手段は期間ＴＢの間に（Ｎ−Ｍ）個の記
    憶ブロックのアクセスが完了するように上記カウンタ手
    段に応答して上記アクセス手段へのクロック周波数を切
    換えることを特徴とする特許請求の範凹第（１）項に記
    載のグラフィック・ディスプレイ・システム。
JP58028635A 1983-02-24 1983-02-24 グラフイツク・デイスプレイ・システム Granted JPS59159196A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP58028635A JPS59159196A (ja) 1983-02-24 1983-02-24 グラフイツク・デイスプレイ・システム
KR1019830003534A KR860001450B1 (ko) 1983-02-24 1983-07-29 그래픽 디스플레이 시스템
US06/542,327 US4617564A (en) 1983-02-24 1983-10-17 Graphic display system with display line scan based other than power of 2 refresh memory based on power of 2
PH29953A PH23858A (en) 1983-02-24 1983-12-09 Graphic display system with display line scan based other than power of 2 refresh memory based on the power of 2
EP83113164A EP0120142B1 (en) 1983-02-24 1983-12-28 Graphic display system
DE8383113164T DE3380712D1 (en) 1983-02-24 1983-12-28 Graphic display system
BR8400757A BR8400757A (pt) 1983-02-24 1984-02-20 Dispositivo de representacao grafica
HK204/90A HK20490A (en) 1983-02-24 1990-03-15 Graphic display system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58028635A JPS59159196A (ja) 1983-02-24 1983-02-24 グラフイツク・デイスプレイ・システム

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