JPS59132230A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPS59132230A JPS59132230A JP591383A JP591383A JPS59132230A JP S59132230 A JPS59132230 A JP S59132230A JP 591383 A JP591383 A JP 591383A JP 591383 A JP591383 A JP 591383A JP S59132230 A JPS59132230 A JP S59132230A
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- Japan
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- circuit
- voltage
- level
- conversion
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ａ／Ｄ変換回路に関する。
従来より、モジュール型（モノリシックＩＣを含む＞Ａ
／Ｄ変換回路として、２ｎＲ分圧（Ｐｏ−ｔｅｎｔｌｏ
ｍｅｔｒｉｃ）方式のものが日刊工業新聞社から発行さ
れている「マイコンエイジのＡ／Ｄ −Ｄ／Ａ変換技術
１のｐ８１８８〜８９によって公知である。
／Ｄ変換回路として、２ｎＲ分圧（Ｐｏ−ｔｅｎｔｌｏ
ｍｅｔｒｉｃ）方式のものが日刊工業新聞社から発行さ
れている「マイコンエイジのＡ／Ｄ −Ｄ／Ａ変換技術
１のｐ８１８８〜８９によって公知である。
このＡ／Ｄ変換回路では、２ｎ分圧と入力アナログ電圧
とを逐次比較するものであるので、電源電圧、回路の接
地電位付近の入力アナログ電圧に対して、電圧比較回路
を構成する差動ＭＯ３ＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）等の差動動作の感度が悪くなる。すなわち
、上記差動ＭＯＳＦＥＴ等の動作に必要なバイアス電圧
又はバイアス電流が与えられなくなるから、精度の高い
電圧比較動作が期待出来な（なる。
とを逐次比較するものであるので、電源電圧、回路の接
地電位付近の入力アナログ電圧に対して、電圧比較回路
を構成する差動ＭＯ３ＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）等の差動動作の感度が悪くなる。すなわち
、上記差動ＭＯＳＦＥＴ等の動作に必要なバイアス電圧
又はバイアス電流が与えられなくなるから、精度の高い
電圧比較動作が期待出来な（なる。
例えば電源電圧ＶＤＤが３ボルト程度の場合、電源電圧
側から約０．８ボルト程度、回路の接地電位側から約０
．２ボルト程度の範囲において、所望の精度が得られな
（なる。したがって、入力アナログ電圧のダイナミック
レンジが小さくなってしまう。 この発明の目的は、所
望の精度を保ちつつ、入力ダイナミックレンジの拡大を
図ったＡ／Ｄ変換回路を提供することにある。
側から約０．８ボルト程度、回路の接地電位側から約０
．２ボルト程度の範囲において、所望の精度が得られな
（なる。したがって、入力アナログ電圧のダイナミック
レンジが小さくなってしまう。 この発明の目的は、所
望の精度を保ちつつ、入力ダイナミックレンジの拡大を
図ったＡ／Ｄ変換回路を提供することにある。
この発明の他の目的は、半導体集積回路に適したＡ／Ｄ
変換回路を提供することにある。
変換回路を提供することにある。
この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。
らかになるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図のＡ／Ｄ変換回路は、特に制限されないが、公知の
ＭＯ３半導体集積回路の製造技術により、１個のシリコ
ンのような半導体基板上において形成される。この実施
例のＡ／Ｄ変換方式は、上記２ｎＲ分圧方式と呼ばれる
ものであり、次の各回路より構成される。
ＭＯ３半導体集積回路の製造技術により、１個のシリコ
ンのような半導体基板上において形成される。この実施
例のＡ／Ｄ変換方式は、上記２ｎＲ分圧方式と呼ばれる
ものであり、次の各回路より構成される。
安定化された電源電圧ＶＤＤ又は電源電圧と同等のレベ
ルの安定化電圧ＶＤＤと回路の接地電位０■との間に抵
抗が直列に挿入され、これらの抵抗から分割端子が取り
出されている。これらの抵抗の数は、ｎビットのＡ／Ｄ
変換を行う場合、２°個の抵抗が直列形態とされ、２ｎ
−１個の分割端子が取り出される。
ルの安定化電圧ＶＤＤと回路の接地電位０■との間に抵
抗が直列に挿入され、これらの抵抗から分割端子が取り
出されている。これらの抵抗の数は、ｎビットのＡ／Ｄ
変換を行う場合、２°個の抵抗が直列形態とされ、２ｎ
−１個の分割端子が取り出される。
これにより、アナログ変換電圧がスケーリングされる。
ここまでは全並列比較方式と同じである゛が、この先は
（２”１−２）個のデコーダを兼ねたアナログスイッチ
が設けられている。これらのアナログスイッチは、スイ
ッチトリー（ｔｒｅｅ）デコーダ構造で、接続点が順次
法がりながら上記分割抵抗の分割端子に結線されている
。
（２”１−２）個のデコーダを兼ねたアナログスイッチ
が設けられている。これらのアナログスイッチは、スイ
ッチトリー（ｔｒｅｅ）デコーダ構造で、接続点が順次
法がりながら上記分割抵抗の分割端子に結線されている
。
上記スイッチトリーの基点は、特に制限されないが、電
圧比較回路ＯＰ２の反転入力端子（−）に接続され、こ
の電圧比較回路ＯＰ２の非反転入力端子（＋）には、所
望の精度を維持しつつ入力ダイナミックレンジを拡大す
るため、言い換えれば精度の高い電圧比較動作範囲内で
電圧比較回路ＯＰ２を動作させるため、後述するレベル
変換回路を通した変換すべき入力アナログ信号Ｖ ｉｎ
’が選択的に印加される。
圧比較回路ＯＰ２の反転入力端子（−）に接続され、こ
の電圧比較回路ＯＰ２の非反転入力端子（＋）には、所
望の精度を維持しつつ入力ダイナミックレンジを拡大す
るため、言い換えれば精度の高い電圧比較動作範囲内で
電圧比較回路ＯＰ２を動作させるため、後述するレベル
変換回路を通した変換すべき入力アナログ信号Ｖ ｉｎ
’が選択的に印加される。
この電圧比較回路ＯＰ２の出力信号は、第１の制御回路
Ｃ０ＮＴｌに伝えられ、上記非反転入力端子（＋）にお
けるアナログ電圧と、２ｎ分圧電圧とを逐次比較するス
イッチトリーの切り換え制御が行われる。すなわち、中
間電圧ＶＤＤ／２とアナログ電圧とを比較して、その出
力がハイレベルなら最上位ビットＢ７″１″ （ロウレ
ベルならＢ７を“０”）とする。さらにその１／２の電
圧である３ ＶＤＤ／ ４ （ＶＤＤ／’ ４）とアナ
ログ電圧とを比較してその出力がハイレベルなら第２位
ビットＢ６を“１″ （ロウレベルならＢ６を“０″）
とする。以下同様に最下位ビットＢＯまで求めるもので
ある。
Ｃ０ＮＴｌに伝えられ、上記非反転入力端子（＋）にお
けるアナログ電圧と、２ｎ分圧電圧とを逐次比較するス
イッチトリーの切り換え制御が行われる。すなわち、中
間電圧ＶＤＤ／２とアナログ電圧とを比較して、その出
力がハイレベルなら最上位ビットＢ７″１″ （ロウレ
ベルならＢ７を“０”）とする。さらにその１／２の電
圧である３ ＶＤＤ／ ４ （ＶＤＤ／’ ４）とアナ
ログ電圧とを比較してその出力がハイレベルなら第２位
ビットＢ６を“１″ （ロウレベルならＢ６を“０″）
とする。以下同様に最下位ビットＢＯまで求めるもので
ある。
上記レベル変換回路は、次の可変利得増幅回路及びレベ
ル反転回路により構成される。すなわち、上記電圧比較
回路ＯＰ２の非反転入力端子（＋）に切り換えアナログ
スイッチ手段ＳＷＩを設けて、その一方（ａ）を演算増
幅器ＯＰ１′の出力端子（レベル変換出力側）に接続し
、他方（ｂ）を入力アナログ電圧端子Ｖｉｎに接続する
。
ル反転回路により構成される。すなわち、上記電圧比較
回路ＯＰ２の非反転入力端子（＋）に切り換えアナログ
スイッチ手段ＳＷＩを設けて、その一方（ａ）を演算増
幅器ＯＰ１′の出力端子（レベル変換出力側）に接続し
、他方（ｂ）を入力アナログ電圧端子Ｖｉｎに接続する
。
演算増幅器ＯＰＩの非反転入力端子（＋）は接地され、
その反転入力端子（−）と出力端子との間に切り換えア
ナログスイッチＳ Ｗ ２を介して利得設定用の帰還抵
抗４ＲとＲ／２とを選択的に接続する。そして、上記反
転入力端子（−）には、利得設定用の入力抵抗Ｒを設け
るものである。この演算増幅回路ＯＰＩの出力は、反転
された信号レベルとなるので、利得が１に設定されたレ
ベル反転回路が設けられる。すなわち、入力抵抗と帰還
抵抗との抵抗値を等しく設定して利得が１にされた演算
増幅回路ＯＰＩ°が上記演算増幅回路ＯＰ１に縦列形態
に接続される。
その反転入力端子（−）と出力端子との間に切り換えア
ナログスイッチＳ Ｗ ２を介して利得設定用の帰還抵
抗４ＲとＲ／２とを選択的に接続する。そして、上記反
転入力端子（−）には、利得設定用の入力抵抗Ｒを設け
るものである。この演算増幅回路ＯＰＩの出力は、反転
された信号レベルとなるので、利得が１に設定されたレ
ベル反転回路が設けられる。すなわち、入力抵抗と帰還
抵抗との抵抗値を等しく設定して利得が１にされた演算
増幅回路ＯＰＩ°が上記演算増幅回路ＯＰ１に縦列形態
に接続される。
上記アナログスイッチＳＷＩ、ＳＷ２は、上記Ａ／Ｄ変
換出力ＢＯ〜Ｂ７を受ける第２の制御回路Ｃ０ＮＴ２に
より切り換え制御が行われる。
換出力ＢＯ〜Ｂ７を受ける第２の制御回路Ｃ０ＮＴ２に
より切り換え制御が行われる。
この実施例回路の動作原理を第２図に従って説明する。
第２図に示すように、入力電圧範囲ＶＤＤ〜Ｏｖに対し
て、電圧比較回路ＯＰ２の比較動作が所望の精度をもっ
て動作する範囲がＶＨ−ＶＬの範囲の場合、上記電圧Ｖ
Ｈ，ＶＬに相当するディジタル値が第２の制御回路Ｃ０
ＮＴ２に記憶されている。
て、電圧比較回路ＯＰ２の比較動作が所望の精度をもっ
て動作する範囲がＶＨ−ＶＬの範囲の場合、上記電圧Ｖ
Ｈ，ＶＬに相当するディジタル値が第２の制御回路Ｃ０
ＮＴ２に記憶されている。
そして、第１図の実施例回路において、Ａ／Ｄ変換動作
の開始にあたって、アナログスイッチＳＷ１が（ｂ）側
に接続され、入力アナログ電圧Ｖｉｎをそのまま電圧比
較回路ＯＰ２に伝える。この状態で上記Ａ／Ｄ変換動作
が行われる。この変換動作により、上記電圧範囲ＶＨ〜
ＶＬから逸脱した場合、上記制御回路Ｃ０ＮＴ２がこれ
を識別して次のＡ／Ｄ変換動作に切り換える。
の開始にあたって、アナログスイッチＳＷ１が（ｂ）側
に接続され、入力アナログ電圧Ｖｉｎをそのまま電圧比
較回路ＯＰ２に伝える。この状態で上記Ａ／Ｄ変換動作
が行われる。この変換動作により、上記電圧範囲ＶＨ〜
ＶＬから逸脱した場合、上記制御回路Ｃ０ＮＴ２がこれ
を識別して次のＡ／Ｄ変換動作に切り換える。
上記アナログ電圧Ｖｉｎが電圧ＶＨ以上の場合には、ア
ナログスイッチＳＷＩを＜ａ＞側に切り換えるとともに
、アナログスイッチＳＷ２を（ａ）側に接続さる。これ
により演算増幅器ＯＰ１の利得が１／２に設定されるこ
とより、上記電圧ＶＨ〜ＶＤＤの入力アナログ電圧Ｖｉ
ｎは、第２図に示すようにＶ ＤＤ ’ 〜ＶＨ’ の
ようにレベル変換される。
ナログスイッチＳＷＩを＜ａ＞側に切り換えるとともに
、アナログスイッチＳＷ２を（ａ）側に接続さる。これ
により演算増幅器ＯＰ１の利得が１／２に設定されるこ
とより、上記電圧ＶＨ〜ＶＤＤの入力アナログ電圧Ｖｉ
ｎは、第２図に示すようにＶ ＤＤ ’ 〜ＶＨ’ の
ようにレベル変換される。
すなわち、このレベル変換された電圧Ｖ ＤＤ ’ は
、ＶＤＤ／２の電圧に相当することになる。したがって
、このようにレベル変換された電圧Ｖ ＤＤ ’ 〜Ｖ
Ｈ°は、上記電圧比較回路ＯＰ２における動作電圧範囲
ＶＨ−ＶＬ内に収めることができ、精度よ＜Ａ／Ｄ変換
動作を行うことができる。なお、このようにしてレベル
変換されたアナログ電圧Ｖｉｎ°の変換出力に対しては
、上記１／２されていることより、２倍にしたディジタ
ル値を求めればよい。具体的には、その変換されたディ
ジタル信号を１ピント分シフトアンプすればよい。
、ＶＤＤ／２の電圧に相当することになる。したがって
、このようにレベル変換された電圧Ｖ ＤＤ ’ 〜Ｖ
Ｈ°は、上記電圧比較回路ＯＰ２における動作電圧範囲
ＶＨ−ＶＬ内に収めることができ、精度よ＜Ａ／Ｄ変換
動作を行うことができる。なお、このようにしてレベル
変換されたアナログ電圧Ｖｉｎ°の変換出力に対しては
、上記１／２されていることより、２倍にしたディジタ
ル値を求めればよい。具体的には、その変換されたディ
ジタル信号を１ピント分シフトアンプすればよい。
上記アナログ電圧Ｖｌｎが電圧ＶＬ以下の場合には、ア
ナワク２スイツチＳＷＩを（ａ）側に切り換えにととも
に、アナログスイッチＳＷ２を（ｂ）側に接続さる。こ
れ社より演算増幅器ＯＰＩの利得が４倍に設定されるこ
とより、上記電圧ＶＬ〜０■入カアナリカアナログ電圧
、第２図に示すようにＶＬ’ 〜Ｏｖのようにレベル変
換される。すなわち、このレベル変換された電圧ＶＬ″
は、４ｖＬの電圧に相当することになる。したがって、
このようにレベル変換された電圧ＶＬ’ 〜Ｏ■のうち
、ＶＬ”〜ＶＬの電圧は、上記電圧比較回路ＯＰ２にお
ける動作電圧範囲ＶＨ−ＶＬ内に収めることができ、精
度よ＜Ａ／Ｄ変換動作を行うことができる。なお、この
ようにしてレベル変換されたアナログ電圧Ｖｌｎ″の変
換出力に対しては、上記４倍にされていることより、１
／４にしたディジタル値を求めればよい。具体的には、
その変換されたディジタル信号を２ビット分シフトダウ
ンすればよい。
ナワク２スイツチＳＷＩを（ａ）側に切り換えにととも
に、アナログスイッチＳＷ２を（ｂ）側に接続さる。こ
れ社より演算増幅器ＯＰＩの利得が４倍に設定されるこ
とより、上記電圧ＶＬ〜０■入カアナリカアナログ電圧
、第２図に示すようにＶＬ’ 〜Ｏｖのようにレベル変
換される。すなわち、このレベル変換された電圧ＶＬ″
は、４ｖＬの電圧に相当することになる。したがって、
このようにレベル変換された電圧ＶＬ’ 〜Ｏ■のうち
、ＶＬ”〜ＶＬの電圧は、上記電圧比較回路ＯＰ２にお
ける動作電圧範囲ＶＨ−ＶＬ内に収めることができ、精
度よ＜Ａ／Ｄ変換動作を行うことができる。なお、この
ようにしてレベル変換されたアナログ電圧Ｖｌｎ″の変
換出力に対しては、上記４倍にされていることより、１
／４にしたディジタル値を求めればよい。具体的には、
その変換されたディジタル信号を２ビット分シフトダウ
ンすればよい。
これにより、実質的に電源電圧ＶＤＴｌレベルからＶＬ
／４までの広範囲にわたって精度良＜ Ａ／Ｄ変換動作
を行うことができる。
／４までの広範囲にわたって精度良＜ Ａ／Ｄ変換動作
を行うことができる。
第３図には、この発明の他の一実施例のブロック図が示
されている。
されている。
特に制限されないが、この実施例においては、Ａ／Ｄ変
換回路が内蔵された１チツプのマイクロコンピュータＭ
Ｃ３に、この発明が適用されている。上記マイクロ・コ
ンピュータＭＣ３は、同図に破線で囲まれた１チツプＩ
Ｃに、以下の各回路が構成されている。
換回路が内蔵された１チツプのマイクロコンピュータＭ
Ｃ３に、この発明が適用されている。上記マイクロ・コ
ンピュータＭＣ３は、同図に破線で囲まれた１チツプＩ
Ｃに、以下の各回路が構成されている。
ＣＰＵは、マイクロプロセッサであり、機能別に分けて
説明すると、演算部、・制御部、及びレジスタ部より構
成されている。これらの詳細及び構成、ｍ能は公知であ
るので、その説明を省略する。
説明すると、演算部、・制御部、及びレジスタ部より構
成されている。これらの詳細及び構成、ｍ能は公知であ
るので、その説明を省略する。
ＲＯＭは、リード・オンリー・メモリであり、主として
各種制御プログラムが書込まれている。ＲＡＭは、ラン
ダム・アクセス・メモリであり、主として各種データを
保持しておくために用いられる。Ｉｌｏは、入出力回路
である。そして、Ａ／Ｄは、Ａ／Ｄ変換回路である。
各種制御プログラムが書込まれている。ＲＡＭは、ラン
ダム・アクセス・メモリであり、主として各種データを
保持しておくために用いられる。Ｉｌｏは、入出力回路
である。そして、Ａ／Ｄは、Ａ／Ｄ変換回路である。
上記各回路ブロック間のデータの授受は、内部データバ
スＢＵＳを介して行われる。なお、同図においては、ア
ドレスバス、制御信号線は省略してＦＭかれている。ま
た、レベル変換回路において、上記レベル反転回路は省
略して描かれている。
スＢＵＳを介して行われる。なお、同図においては、ア
ドレスバス、制御信号線は省略してＦＭかれている。ま
た、レベル変換回路において、上記レベル反転回路は省
略して描かれている。
上記Ａ／Ｄ変換回路は、第１図のレベル変換回路を除い
た各回路により構成されている。
た各回路により構成されている。
この実施例では、上記第１図のレベル変換回路が上記１
チツプＩＣの外部回路として構成される。
チツプＩＣの外部回路として構成される。
また、第２の制御回路Ｃ０ＮＴ２は、マイクロコンピュ
ータのプログラム制御により構成され、上記入出力回路
Ｉ１０を通して、その制御信号が出力される。
ータのプログラム制御により構成され、上記入出力回路
Ｉ１０を通して、その制御信号が出力される。
この実施例回路のＡ／Ｄ変換動作は、上記第１図の実施
例回路と同様であるので、その説明を省略する。
例回路と同様であるので、その説明を省略する。
以上説明した上記実施例によれば、上述のように所望の
Ａ／Ｄ変換精度を維持しつつ入力ダイナミンクレンジの
拡大を図ることができる。この場合、特別な電源電圧を
追加することなく１つの電源電圧により動作させること
ができるから、電源装置の簡素化が図られるとともに、
半導体集積回路にあっては外部端子を追加する必要がな
く、その分コストが安くなる。
Ａ／Ｄ変換精度を維持しつつ入力ダイナミンクレンジの
拡大を図ることができる。この場合、特別な電源電圧を
追加することなく１つの電源電圧により動作させること
ができるから、電源装置の簡素化が図られるとともに、
半導体集積回路にあっては外部端子を追加する必要がな
く、その分コストが安くなる。
また、第３図の実施例のように、既存のＡ／Ｄ変換回路
を内蔵する半導体集積回路装置に対しても、比較的簡単
な外部回路を追加することによって、その入力グイナミ
ソクレンジの拡大を図ることができる。
を内蔵する半導体集積回路装置に対しても、比較的簡単
な外部回路を追加することによって、その入力グイナミ
ソクレンジの拡大を図ることができる。
また、上記実施例のように、レベル変換する場合、利得
を２ｎの整数及びその逆数に設定すれば、変換されたデ
ィジタル値の桁を７ｎビツトシフトするだけで簡単にそ
の補正をすることができる。
を２ｎの整数及びその逆数に設定すれば、変換されたデ
ィジタル値の桁を７ｎビツトシフトするだけで簡単にそ
の補正をすることができる。
さらに、１チツプのマイクロコンピュータに内蔵された
Ａ／Ｄ変換回路にあっては、その情報処理機能を利用し
て逐次比較のＡ／Ｄ変換動作、上記レベル検出動作、レ
ベル変換制御及びその補正動作をマイクロコンピュータ
のソフトウェアにより実現できるという利点を有する。
Ａ／Ｄ変換回路にあっては、その情報処理機能を利用し
て逐次比較のＡ／Ｄ変換動作、上記レベル検出動作、レ
ベル変換制御及びその補正動作をマイクロコンピュータ
のソフトウェアにより実現できるという利点を有する。
この発明は、前記実施例に眼定されない。
第１図の実施例回路において、レベル変換用の演算増幅
回路の入力側にレベル反転用の演算増幅回路を設けるも
の、あるいは２つの演算増幅回路の合成利得によりレベ
ル変換量を設定するものであってもよい。
回路の入力側にレベル反転用の演算増幅回路を設けるも
の、あるいは２つの演算増幅回路の合成利得によりレベ
ル変換量を設定するものであってもよい。
また、例えば第４図に示すように前記レベル変換動作は
、レベルシフト動作により実現するものであってもよい
。すなわち、上記電圧範囲ＶＨ〜ＶＬから入力アドレス
信号Ｖｉｎが逸脱した場合、その入力信号Ｖｉｎから、
特に制限されないが、中間電圧Ｖｏｏ／２を減算又は加
算するようにするものであってもよい。この場合、変換
されたディジタル値に対して、上記ＶＤＤ／２に相当す
るディジタル値を減算又は加算してその補正をすればよ
い。
、レベルシフト動作により実現するものであってもよい
。すなわち、上記電圧範囲ＶＨ〜ＶＬから入力アドレス
信号Ｖｉｎが逸脱した場合、その入力信号Ｖｉｎから、
特に制限されないが、中間電圧Ｖｏｏ／２を減算又は加
算するようにするものであってもよい。この場合、変換
されたディジタル値に対して、上記ＶＤＤ／２に相当す
るディジタル値を減算又は加算してその補正をすればよ
い。
また、上述のようなＡ／Ｄ変換動作を実現する具体的回
路構成及びその動作制御方式は、種々の実施形態を採る
ことができるものである。
路構成及びその動作制御方式は、種々の実施形態を採る
ことができるものである。
この発明は、Ａ／Ｄ変換回路として広く利用することが
できるものである。
できるものである。
第１図は、この発明の一実施例を示す回路図、。
第２ＦＩ！Ｊは、その動作原理を説明するための図、第
３Ｆｆ！Ｊは、この発明の他の一実施例を示すブロツク
図、 第４図は、レベル変換動作の他の一実施例の動作原理を
説明するための図である。 ｏｐｉ、ｏｐｉ’ ・−演算増幅器、ＯＰ２・。 電圧比較回路、ＳＷｌ、ＳＷ２・・アナログスイッチ、
Ｃ０ＮＴｌ、Ｃ０ＮＴ２− ・制御回路、ＣＰＵ・・マ
イクロプロセッサ、Ａ／Ｄ・・Ａ／Ｄ変換器、Ｉｌｏ・
・入出力回路、ＲＯＭ・・リード・オンリー・メモリ、
ＲＡＭ、・・ランダム・アクセス・メモリ、ＢＵＳ・・
データバス、ＭＣ３・・→イ々ロコンピュータ 第 １ 図 ４に 第２図 第 ３ 図 １（ 第 ４ 図 ｐＤ
３Ｆｆ！Ｊは、この発明の他の一実施例を示すブロツク
図、 第４図は、レベル変換動作の他の一実施例の動作原理を
説明するための図である。 ｏｐｉ、ｏｐｉ’ ・−演算増幅器、ＯＰ２・。 電圧比較回路、ＳＷｌ、ＳＷ２・・アナログスイッチ、
Ｃ０ＮＴｌ、Ｃ０ＮＴ２− ・制御回路、ＣＰＵ・・マ
イクロプロセッサ、Ａ／Ｄ・・Ａ／Ｄ変換器、Ｉｌｏ・
・入出力回路、ＲＯＭ・・リード・オンリー・メモリ、
ＲＡＭ、・・ランダム・アクセス・メモリ、ＢＵＳ・・
データバス、ＭＣ３・・→イ々ロコンピュータ 第 １ 図 ４に 第２図 第 ３ 図 １（ 第 ４ 図 ｐＤ
Claims (1)
- １．２ｎＲ分圧電圧を形成するラダー抵抗回路と、上記
２ｎ分圧電圧を選択的に出力するアナログスイッチ手段
と、上記アナログ電圧を受けて選択的にレベル変換する
レベル変換回路と、このレベル変換回路を通したアナロ
グ電圧と上記アナログスイッチ手段を通した２ｎ分圧電
圧とを受ける電圧比較回路と、上記アナログ電圧と２°
分圧電圧とを逐次比較させるようにアナログスイッチ手
段を制御する第１の制御回路と、上記電圧比較回路の比
較動作が精度良く行われる電圧範囲内に入力アナログ電
圧が設定されるよう上記レベル変換回路のレベル変換動
作を制御する第２の制御回路とを含むことを特徴とする
Ａ／Ｄ変換回路。 ２、上記レベル変換回路は、その利得が１、Ｎ及び１／
Ｍの可変利得動作を行う増幅回路により構成されるもの
であることを特徴とする特許請求の範囲第１項記載のＡ
／Ｄ変換回路。 ３、上記Ｎ、Ｍの値は、２ｎの整数であることを特徴と
する特許請求の範囲第２項記載のＡ／Ｄ変換回路。 ４、上記Ａ／Ｄ変換回路を構成する各回路は、ｌチップ
マイクロコンピュータに内蔵され、上記逐次比較順序動
作及び利得設定動作は、マイクロコンピュータのプログ
ラムにより実行されるものであることを特徴とする特許
請求の範囲第１、第２又は第３項記載のＡ／Ｄ変換回路
。 ５、上記レベル変換回路は、外部回路により構成される
ものであることを特徴とする特許請求の範囲第４項記載
のＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP591383A JPS59132230A (ja) | 1983-01-19 | 1983-01-19 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP591383A JPS59132230A (ja) | 1983-01-19 | 1983-01-19 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132230A true JPS59132230A (ja) | 1984-07-30 |
Family
ID=11624131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP591383A Pending JPS59132230A (ja) | 1983-01-19 | 1983-01-19 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132230A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200824A (ja) * | 1986-02-28 | 1987-09-04 | Yamatake Honeywell Co Ltd | Ａ／ｄ変換回路 |
| JPH03101047U (ja) * | 1990-02-02 | 1991-10-22 | ||
| JP2008042627A (ja) * | 2006-08-08 | 2008-02-21 | Denso Wave Inc | Ａ／ｄ変換装置及びプログラマブルコントローラシステム |
-
1983
- 1983-01-19 JP JP591383A patent/JPS59132230A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200824A (ja) * | 1986-02-28 | 1987-09-04 | Yamatake Honeywell Co Ltd | Ａ／ｄ変換回路 |
| JPH03101047U (ja) * | 1990-02-02 | 1991-10-22 | ||
| JP2008042627A (ja) * | 2006-08-08 | 2008-02-21 | Denso Wave Inc | Ａ／ｄ変換装置及びプログラマブルコントローラシステム |
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