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JPS59138361A - キヤパシタ - Google Patents

キヤパシタ

Info

Publication number
JPS59138361A
JPS59138361A JP1154283A JP1154283A JPS59138361A JP S59138361 A JPS59138361 A JP S59138361A JP 1154283 A JP1154283 A JP 1154283A JP 1154283 A JP1154283 A JP 1154283A JP S59138361 A JPS59138361 A JP S59138361A
Authority
JP
Japan
Prior art keywords
capacitor
polycrystalline
film
amorphous
constitution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1154283A
Other languages
English (en)
Inventor
Taijo Nishioka
西岡 泰城
Noriyuki Sakuma
憲之 佐久間
Kiichiro Mukai
向 喜一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP1154283A priority Critical patent/JPS59138361A/ja
Publication of JPS59138361A publication Critical patent/JPS59138361A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers

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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はキャパシタおよびキャノ(シタの製造方法に係
シ、特に大規模集積回路(LSI)の実現に適している
キャパシタおよびキャノくシタの製造方法に関する。
〔従来技術〕
LSI5%にダイナミックメモリでは、その集積度が向
上するにつれてキャパシタの面積が縮小されてきたが、
回路動作上の条件から静電容量はある限度よシ小さくす
ることができない。従来、ダイナミックメモリ用のキャ
パシタ用誘電材料として、熱酸化シリコ/が用いられて
きたが、一定の静電容量を確保するためには、酸化膜を
薄くしなければならず、十分な歩留り′t−確保するこ
とは峻しくなりつつある。したがって、熱酸化シリコン
よりも比誘電率の大きいキャパシタ用誘電材料に対する
要求が高まっている。上記の新しいキャパシタ用誘電材
料として、望化シリコンや、酸化タンタルなどの遷移金
属酸化物を用いようとする試みがなされているが、気相
成長法(CVD法)やスパッタ法によって上記の誘電材
料を形成すると、熱処理によって静電容量が変動したシ
、キャパシタが絶縁破壊しやすくなったり、リーク電流
が急増したシするなどの欠点があった。
〔発明の目的〕
本発明の目的は単位面積当りの蓄積容量が大きく、かつ
、リーク電流の少ないキャパシタ用誘電材料を提供する
ことにある。
〔発明の概要〕
気相成長法やスパッタ法などによって基板上にキャパシ
タ用誘電材料を形成すると、緻密な膜が形成されないた
め、比誘電率がその物質に固有な1@よシ大幅に小さく
なるという欠点を有している。
そこで、上記方法によって形成した窒化シリコンおよび
、酸化タンタル會熱処理し結晶化させてみたところ、そ
れぞれ5チから50%も比誘電率が増大した。その−例
を、反応性スパッタ法によって形成したre化メタンタ
ルより示す。
第1図は、酸化タンタルの比誘電率と熱処理温度の関係
を示したものである。第1図かられかるように、膜形成
時その比萌亀率が19程度で、その後、50(1@度の
熱処理で比幼亀率がやや増加し、650Cケ越えると急
ぽに増力日し、比誘電率は28にも趣した。葦た、酸化
タンタルの結晶化温度は650Cであるため、結晶化に
よって比誘電率が大幅に増大することがわかる。
同様に、CVD法によって形成した窒化シリコンも、不
活性ガス中での熱処理によって結晶化させた所、その比
8%率は6.5から”7.0に上昇した。
ところが、上記の結晶化したeggwキャパシタ用肪奄
体として、その特性全測定した盾、酸化タンタル、窒化
シリコンの場合も両者ともキャパシタのリーク電流が者
しく増大し、LSI用誘電材料として使用することは不
可目ヒでるることがわかった。
その原因を調べるため、絶縁膜は結晶化によっていかな
る構造の変化を示すかを調べた。
上記の目的のため、結晶化した絶縁膜の透過電子顕微鏡
および、走査電子顕微腕によって得た、絶縁膜の形状の
概略を第2図に示す。
第2図(a)は、j酸化タンタル薄膜を650C以上の
熱処理によって結晶化させた試料の透過寛子顕倣鋭稼の
概略である。aは酸化タンタルの結晶粒であり、bは結
晶粒界であるが、結晶化によりCの穴または亀裂が結晶
粒界に形成されていることがわかる。第2図(b)には
、その断面図′5r:僕式的に示した。
したがって、絶縁膜の結晶化によるリーク′区流の増大
は、結晶粒界に生ずる亀裂を通して、絶縁膜の両側の電
極が短節するためと考えられる。
故に、本発明の特徴は、伝導性基板に非晶質絶縁膜を形
成し、その後、結晶化させたのち、結晶粒界に生ずる亀
裂からのリーク電流を防止するため、例えば上記絶縁膜
とに容易に結晶化しない絶縁膜などを形成することKよ
って、小面積かつ大容量のキャパシタを形成することに
ある。
〔発明の実施例および効果〕
以下、実施例によシ本発明を説明する。
実施例1 第3図に、シリコントに形成したキャパシタの構造を示
す。まず、シリコン基板1上にCVD法によって厚さ1
00人の非晶質窒化シリコン2を形成し、1200C以
上の不活性ガス中又は、水素ガス雰囲気中で熱処理して
結晶化し、その上にCVD法によって、窒化シリコン2
より薄い厚さ50人の非晶質窒化シリコン3を形成した
。さらに、その丘に厚さ約2000人の多結晶3iから
なる電極4をCVD法によ多形成した。なお、本電極は
Atでもよい。この方法によって、単にCVD法によっ
て窒化シリコンを第3図の窒化シリコン2と窒化とシリ
コン3の重ね膜と同じ膜厚に、シリコン基板上に被着し
キャパシタを形成した場合に比べて、数パーセントの静
電容量の増加が認められた。さらに、上記の方法によっ
て形成したキャパシタのリーク′亀流は、非晶質の窒化
シリコンを誘電体として用いたキャパシタと同程度であ
った。
実施例2 本発明の効果がさらに顕著になった例を以下に示す。
第4図に、シリコン基板1上に反応性スパッタ法によっ
て厚き100人の非晶質酸化タンタル5を形成し、65
0C以上の齢度で熱処理し結晶化させたのち、数十オン
グストロームの厚さ50人の非晶質窒化シリコン6をC
vlJ法によって形成した。さらに、この上に、実施例
1と同様に′電極4を形成した。この方法により、酸化
タンタルを結晶化させない場合に戟べて、叡10%も静
電容量が増大し、LSI用キャパシタの誘゛屯材料とし
て元号な蓄積容重倉有し、リーク電流の小さいキャパシ
タを形成することができた。
ちなみに、酸化タンタルを誘電体としてLSI用のキャ
パシタ材として用いる際、酸化タンタルは650C以上
で結晶化し、リーク′亀流が急増するために、650C
以上の熱処理を含むLSIフ。
ロセスに入れることが困難であった。しかし、第4図に
示したキャパシタ用誘電体の構造により、650C以上
のプロセスにも容易に適合できることがわかる。
本実施例では、キャノくシタ材として、霊化シ1ノコン
、酸化シリコン、酸化タンタルなどを例にとって説明し
たが、本発明の本質は、伝鳩性基板上に結晶化した絶縁
膜を形成し、その上部に非晶賀絶#膜を形成することに
あるのであって、絶縁材料の種類をおよび絶縁膜の形成
方法を限定するものでないことを付記しておく。
したがって、本発明によれば、リーク電流の少ない大容
量のキャパシタを形成する効果がるる。
つぎに、本発明者らによる、キャノ(シタに関する第2
の発明について説明する。ます、本第2の発明の実施態
様を以下に示す。
1、纏喝性基板上に、多結晶のe縁膜が少なくとも2層
以上槙層されていることを特徴とするキャパシタ。
2、前記多結晶の絶縁膜は、4号金属酸化物もしくは、
酸化アルミニウムであること全持直とするキャパシタ。
本第2の発明はキャノ;シタとその製造方法に係り、特
に大規模集積回路(LSIと略記)の実現に適している
キャパシタとその製造方法に関するものである。
LSI、特にダイナミックメモリでは、その集積度の向
上に伴ってキャノくシタの面積が縮小されてきたが、α
繊による誤動作や回路の動作余裕度を確保するためn寛
谷量はある限度よシも小さくすることはできない。従来
、ダイナミックメモリ用のキャパシタ用誘電材料として
、熱酸化シリコンが用いられてきたが、メモリの鍋集積
化とともに、一定の静電容量を確保するためには酸化シ
リコン族を薄くシ渣ければならず、かつ、一定の電源電
圧が印加されるために、酸化シリコン膜中の電界強度が
大きくなる。したがって、従来のキャパシタ材どしての
酸化シリコンの静電破壊耐圧に近づきつつあシ、十分な
キャパシタの歩留bi確保することは困難になシつつあ
る。したがって、酸化シリコンよυも比誘電率の大きい
キャパシタ用誘電材料に対する要求が高まっている。そ
のための新しい誘電材料として、酸化タンタルに代表さ
れる遷移金属酸化物や酸化アルミニウムなどの金属酸化
物’kLsI用キャパシタ材として用いようとする試み
がなされている。しかし、LSIプロセスに適する気相
成長法(CVD法)やスパッタ法によって上記の誘電材
料を形成すると非晶質になるものが多く、数百度の熱処
理によって静電容量が変動したシ、絶縁破壊しやすくな
るなどの欠点があった。
本第2の発明の目的は上記のキャパシタ材の熱処理によ
る不安定性を除き、かつ静電容量が大きくかつ絶縁耐圧
の高いキャパシタ用誘電材料を提供することにある。
LSI製造工程に適した気相成長法やスパッタ法などに
よって基板上にキャパシタ用誘電材料を形成すると、緻
密な膜が形成されないため、比誘電率がバルク値つま多
物質固有な値よシも大幅に小さくなるという欠点を有す
る。
そこで、上記方法によって形成した酸化タンタルを熱処
理し、結晶化させてみたところ、前述のように50チ近
くも比誘電率つまり静電容量が増大した(第1図)。
しかし、前述のように、絶縁膜の結晶化によるリーク電
流の増大が、結晶粒界に生ずる亀裂全通してP3縁膜の
両側の電極が短絡するために生じて好ましくない。
故に、本第2の発明の特徴は、伝纏性恭板に非晶質絶憾
膜を形成し、その俊、熱処理によって結晶化させたのち
、結晶粒界に生ずる亀裂からのリーク電流を防止するた
め、上記絶縁膜上に第2の杷脈膜上に非晶質の絶縁膜を
形成し、結晶化させることによって、欠陥密度を減少さ
せ、小面積かつ大容量のキャパシタを歩留シよく形成す
ることにある。
以下、実施例によシ本第2の発明を説明する。
LSI用キャパシタ材の形成法としては、スパッタ法、
CVI)法、陽極酸化法などが用いられているが、膜全
均一に成長させるためには、低温でキャパシタ材を形成
しなければならないためIl、とんどの絶線材料は非晶
質である。したがって、絶縁材料全被着する場合は非晶
質とならざるを得ないことを付記しておく。
以下、キャパシタ材の一例として酸化タンタルを用いて
本発明の詳細な説明する。
第5図(a)に、シリコン基板11上に反応性スパッタ
法によって非晶質の酸化タンタルを形成し、酸化タンタ
ルの結晶化温1i6500以上の温度で熱処理し、結晶
酸化タンタル12を形成した構造を示す。この場合は、
結晶化に伴い、結晶粒界に、亀裂16′l1l−生じる
次圧、この亀裂による欠陥を救済するために、さらに、
結晶酸化タンタル12の上部に、非晶質酸化タンタルを
形成し、前記と同様な方法にて、結晶酸化タンタル12
の上部に1結晶酸化タンタル13を形成する。51g3
図(b) Kこの方法によって形成した酸化クンタルの
多層構造を示す。このように、酸化タンタルを積層する
ことにより欠陥が大幅に減少してゆくことが明らかであ
る。各層の厚さはいずれも約100Aとした。
第3図(C)に、結晶酸化クンタル12,13゜14を
積層し、その上部にAtt極15を形成したキャパシタ
構造を示した。
以上の方法によって、比誘電率の高い結晶化した絶縁膜
を用いたキャパシタを形成できる。
本実施例では、ば化タンタルを例にとって本発明の概念
を説明したが、本発明の概念は、キャパシタ材および電
極を限定するものではなく、絶縁膜の裡類としては結晶
化によって比誘電率が上昇するものであれハ、通用でき
ることはいうまでもない。
したがって、本第2の発明によれば、結晶化したi#!
3縁膜を積層して形成することによシ、静電容量が大キ
く、かつ、欠陥密度の低いキャパシタ材が形成できる。
また、同方法によって形成したキャパシタは、キャパシ
タ材の結晶化温度以上の熱処理プロセスを通っても特性
の変動が起こらないのは明白である。
【図面の簡単な説明】
第1図は酸化タンタルの比誘電率と熱処理温度の関係を
示したものであシ、第2図(a)、(b)は非晶質酸化
タンタルを結晶化させた場合の表面の形状の概略図であ
り、第3図はSi/多結晶S 1sNa/非晶質8is
N4/At(もしくは多結晶Si)のキャパシタの断面
図金示し、第4図はSi/多結晶TaxOs/非晶質8
isN4/At(もしくは多結晶Si)のキャパシタの
断面を示したもので、第5図(a)、 (b)は基板に
被層した結晶酸化タンタルの断面図でめシ、第5図(C
)は、S!/結晶酸化タンタル/Atのキャパシタの1
9i面図を示したものである。 1・・・シリコン基板、2・・・多結晶S ”sNa 
、3・・・非晶質s jsN4.4・・・At又は多結
晶Si電極、5・・・多結晶Ta20II、6・・・非
晶質S l5Na 、11− シリコン基板、12,1
3.14・・・多結晶酸化タンタル、15・・・At電
極、16・・・亀裂。 %1   目 0 200 400  600 800  /θθ0性
処理温麦(°C) 第 Z 図 (α) 第 3 図 第 5  目 (α)

Claims (1)

    【特許請求の範囲】
  1. 1、導電性基板と該導電性基板のと部に結晶化した第1
    の絶縁膜が形成され、該第1の絶縁膜上に非晶質の第2
    の絶縁膜が形成されていることを特徴とするキャパシタ
JP1154283A 1983-01-28 1983-01-28 キヤパシタ Pending JPS59138361A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1154283A JPS59138361A (ja) 1983-01-28 1983-01-28 キヤパシタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1154283A JPS59138361A (ja) 1983-01-28 1983-01-28 キヤパシタ

Publications (1)

Publication Number Publication Date
JPS59138361A true JPS59138361A (ja) 1984-08-08

Family

ID=11780846

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1154283A Pending JPS59138361A (ja) 1983-01-28 1983-01-28 キヤパシタ

Country Status (1)

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JP (1) JPS59138361A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03159166A (ja) * 1989-11-08 1991-07-09 Samsung Electron Co Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03159166A (ja) * 1989-11-08 1991-07-09 Samsung Electron Co Ltd 半導体装置及びその製造方法

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