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JPS59135747A - 大規模集積回路装置 - Google Patents

大規模集積回路装置

Info

Publication number
JPS59135747A
JPS59135747A JP58011168A JP1116883A JPS59135747A JP S59135747 A JPS59135747 A JP S59135747A JP 58011168 A JP58011168 A JP 58011168A JP 1116883 A JP1116883 A JP 1116883A JP S59135747 A JPS59135747 A JP S59135747A
Authority
JP
Japan
Prior art keywords
output buffer
wiring
cell
input
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58011168A
Other languages
English (en)
Inventor
Masayuki Terai
寺井 正幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP58011168A priority Critical patent/JPS59135747A/ja
Publication of JPS59135747A publication Critical patent/JPS59135747A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は大規模集積回路装置、特にある論理機能をも
った複数個のゲートセル−給電するだめの電源配線およ
びグランド配線に関するものである。
1従来技術〕 第1図は従来の大規模集積回路装置5f−示す平面図で
ある。同図においで、(1)はゲ−トセル、(2)はこ
のゲートセル(11の並びであるセル列、(3)は人出
カハツファセル、(4)および(5)はゲートセル+1
1の間あるいはゲートセル+11と入出力バッファセル
・(3)間に存在する横チャネルおよび縦チャネル、(
6)および(7)はゲートセルil+へ電力を供給する
ため、ゲートセルtl+の周辺部に配置した電源配線お
よびグランド配線である。
次に上記構成による大規模集積回路装置の設iH方式に
ついて説明する。まず、複数個のゲートセル(1)を規
μり止し7く配列したのち、峰の周囲に人出カバソファ
(3)を配置する。そして、これらのゲートセル(1)
、セル列(2)、および入出力バラノアセル(3)への
電力供給は電源配線(6)およびグランド配線(7)に
よって行なう。そして、前記ゲー トセルtlllll
およびゲートセルfi+と入出力バッフアセ/lべ3)
間の信号配線(図示せぬ)は横チャネル(40・・よび
縦チャイ・ル(5)内で行なうことにより、多fin類
の論理回路を実現することができる。
しかし2ながら、従来の大規模集積回路j−′、−1i
″I“で(、j電源配線およびグランド配線がゲ−l・
セル…の周辺部に配置されるため、ゲートセル間および
ゲート−セルと入出力バッファセル間の信号配線を横チ
ャネルおよび縦ヂーヤ不ル内で行なう際に、電源配線お
よびグランド配線が障害物となり、その取シ扱いが複雑
になる欠点があった。
〔発明の概要〕
したがって、この発明の目的は電源配線およびグランド
配線がゲートセル間およびゲートセルと入出カバソファ
セル間の信号配線に対して障害物とならないようにして
、41″号配線を容易に配置することができる大規模集
積回路装置を掃供するものである。
このような目的を達成するため、この発明はゲートセル
および入出力バッファセルに電力を供給する電源配線お
よびグランド配線を前記入出力バッファセルの周辺部に
配置するものであり、以下実施例を用いて詳細ぐこ説明
する。
〔発明の実施例〕
第2図はこの発明に係る大規模集積回路装置の−実施し
リを示す平面図である。同図においで、(8)および(
9)は前記入出力バツ7アセル(3)の内側周辺部に配
置された電源配線およびグランド配線である。
次に上記構成による大規模集積回路装置6の設計方式に
ついて説明する。まず、成る論理機能をもったゲートセ
ル(1)を規則正しく複数個配置したのち、その周囲に
入出力バッファセル(3)を配置する。
そして、これらのゲートセル(1)、セル列(2)およ
び入出力バッファセル(3)へ電力を供給する電源配線
(8)およびグランド配線(9)を入出力バッファセル
(3)の内側周辺部(・で配置する。次に、ゲートセル
i11問およびゲートセルは)と入出力バッファセル(
3)間の信号配線(図示せず)は前記電源配線(8)お
よびグランド配線(9)と煙路しないように、横チャネ
ル(4)および縦チャネル(5)に配置することにより
、多錘類の論理回路を実現することができる。この、し
うに、電源配線(8)およびグランド配線(9)を入出
力バッファセル(3)の内側周辺部に配置し、信号配線
(図示せず)をこの入出力バッファに3)の内側周辺部
の更に内側にある横チャネル(4)および縦チャネル(
5)に配置するだめ、信号配線(図示せず)に対し、電
源配線(8)およびグランド配線(9)が障害物となら
ないので、信号配線(図示せず)を容易に配置すること
ができる。
なお、」−述の実施例では電源配線およびグランド配線
を入出力バッファセルの内側周辺部に配置したが、外側
周辺部に配置しても同様にできることはもちろんである
〔発明の効果〕
以上詳細に説明したように、この発明に係る大規模集積
回路装置によれば信号配線に対し、電源配線およびグラ
ンド配線が障害物とならないので、信号配線を容易に配
置することができる効果がある。
【図面の簡単な説明】
第1図は従来の大規模集積回路装置を示す平面図、第2
図はこの発明に係る大規模集積回路装置の一実施例を示
す平面図である。 [11・・・・ゲートセル、(21−・・・セル列、(
3)・・・・入出力バッファセル、(4)・・・・横チ
ャネル、(5)・・・・縦チャネル、(6)および(8
)・・・・電源配線、(7)および(9)・・・・グラ
ンド配線。 なお、図中、同一符号は同一または相当部分を示す。 代理人  葛  野  信  −

Claims (1)

    【特許請求の範囲】
  1. 成る論理機能を持ったゲートセルが規則正しく複数個配
    列され、その周囲に入出力バッファセルを配置した大規
    模集積回路装置において、前記ゲートセルおよび入出力
    バッファセルに電力を供給する電源配線およびグランド
    配線を^11記入出力バツファセルの周辺部に配置した
    ことを特徴とする大規模集積回路装置。
JP58011168A 1983-01-24 1983-01-24 大規模集積回路装置 Pending JPS59135747A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58011168A JPS59135747A (ja) 1983-01-24 1983-01-24 大規模集積回路装置

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JP58011168A JPS59135747A (ja) 1983-01-24 1983-01-24 大規模集積回路装置

Publications (1)

Publication Number Publication Date
JPS59135747A true JPS59135747A (ja) 1984-08-04

Family

ID=11770516

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58011168A Pending JPS59135747A (ja) 1983-01-24 1983-01-24 大規模集積回路装置

Country Status (1)

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JP (1) JPS59135747A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63196059A (ja) * 1987-02-10 1988-08-15 Toshiba Corp 半導体集積回路装置
US4914503A (en) * 1986-08-12 1990-04-03 Fujitsu Limited Semiconductor device
US4924290A (en) * 1987-08-31 1990-05-08 Kabushiki Kaisha Toshiba Semiconductor device having improved multilayered wirings
US5293334A (en) * 1990-11-30 1994-03-08 Kabushiki Kaisha Tobshiba Pattern layout of power source lines in semiconductor memory device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914503A (en) * 1986-08-12 1990-04-03 Fujitsu Limited Semiconductor device
JPS63196059A (ja) * 1987-02-10 1988-08-15 Toshiba Corp 半導体集積回路装置
US4924290A (en) * 1987-08-31 1990-05-08 Kabushiki Kaisha Toshiba Semiconductor device having improved multilayered wirings
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