JPS5841487A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5841487A JPS5841487A JP56137923A JP13792381A JPS5841487A JP S5841487 A JPS5841487 A JP S5841487A JP 56137923 A JP56137923 A JP 56137923A JP 13792381 A JP13792381 A JP 13792381A JP S5841487 A JPS5841487 A JP S5841487A
- Authority
- JP
- Japan
- Prior art keywords
- data
- flop
- flip
- mos
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、更に詳しくは２個の
インバータ５をクロスカップル接続したフリ７ブフロツ
プを情報の記憶部とするスタティッ？、ｇ Ａ Ｍ用メ
モリ装置に関する。
インバータ５をクロスカップル接続したフリ７ブフロツ
プを情報の記憶部とするスタティッ？、ｇ Ａ Ｍ用メ
モリ装置に関する。
従来からスタティックＲＡＭの代表的なセル構造として
第１図（ａ）〜（ｃ）に示すように、２個のインバータ
をクロスカップル接続したフリップフロップをデータ保
持用とするものがある。第１図（ａ）〜（Ｃ）のセル構
造の違いはフリップフロップの負荷素子をそれぞれ高抵
抗素子、エンハンスメント形ＭＯ９）ランジスタ或いは
デプリーション形ＭＯＳトランジスタで構成している点
であり、反面いずれのセル構造もデータの普、込み／読
出し用のトランスファゲートＭＯＳトランジスタが高レ
ベル信号のデータ線及び低レベル信号のデータ線の夫々
に１個ずつ計２個設けられている点で共通しているＯ 処で半導体回路の集積化が活発に行われ、特に半導体メ
モリにおいては高集積密度が要求されており、素子自身
の形状を小さくするだけでなく構成素数をできるだけ減
少させた回路の開発が望まれている。
第１図（ａ）〜（ｃ）に示すように、２個のインバータ
をクロスカップル接続したフリップフロップをデータ保
持用とするものがある。第１図（ａ）〜（Ｃ）のセル構
造の違いはフリップフロップの負荷素子をそれぞれ高抵
抗素子、エンハンスメント形ＭＯ９）ランジスタ或いは
デプリーション形ＭＯＳトランジスタで構成している点
であり、反面いずれのセル構造もデータの普、込み／読
出し用のトランスファゲートＭＯＳトランジスタが高レ
ベル信号のデータ線及び低レベル信号のデータ線の夫々
に１個ずつ計２個設けられている点で共通しているＯ 処で半導体回路の集積化が活発に行われ、特に半導体メ
モリにおいては高集積密度が要求されており、素子自身
の形状を小さくするだけでなく構成素数をできるだけ減
少させた回路の開発が望まれている。
本発明は上記従来のメモリ装置における要望に鑑みてな
されたもので、構成素子数の減少を図りたメモリセル構
造及びそれ等を確実に動作させ得る信号発生回路をもつ
半導体メモリ装置を提供するものである。以下に実施例
を挙げて本発明の詳細な説明する。
されたもので、構成素子数の減少を図りたメモリセル構
造及びそれ等を確実に動作させ得る信号発生回路をもつ
半導体メモリ装置を提供するものである。以下に実施例
を挙げて本発明の詳細な説明する。
まず、メモリセル構造を、前記負荷素子の種類に対応さ
せて第２図（ａ）、（ｂ）、 （ｃ）に示す。以下の説
明においては、高抵抗素子Ｒ１、Ｒ２を負荷素子とした
第１図（ａ）に対応する第２図（ａ）を用いて説明する
。
せて第２図（ａ）、（ｂ）、 （ｃ）に示す。以下の説
明においては、高抵抗素子Ｒ１、Ｒ２を負荷素子とした
第１図（ａ）に対応する第２図（ａ）を用いて説明する
。
第２図（ａ）において、高抵抗素子Ｒ１にＭＯＳトラン
ジスタＱ１が接続されてなるインバータと、高抵抗素子
Ｒ２にＭＯＳトランジスタＱ２が接続されてなるインバ
ータがクロスカップル接続されてデータ保持用の７リツ
プフロツプが構成され、電源ＶＣＣと接地レベル間に接
続されている。このようなフリップフロップに対してデ
ータの書込み／読出し用のトランスファゲートＭＯ８）
ランジスタＱＯが１個接続され、該トランスファゲート
Ｍ ＯＳ、、 ）ランプそりＱ、の他端はデータ線に接
続されて、書込むだめのデータの供給及びフリップフロ
ップから読出されたデータがのせられ、ゲートにはワー
ド線が接続されてセルが選択される。
ジスタＱ１が接続されてなるインバータと、高抵抗素子
Ｒ２にＭＯＳトランジスタＱ２が接続されてなるインバ
ータがクロスカップル接続されてデータ保持用の７リツ
プフロツプが構成され、電源ＶＣＣと接地レベル間に接
続されている。このようなフリップフロップに対してデ
ータの書込み／読出し用のトランスファゲートＭＯ８）
ランジスタＱＯが１個接続され、該トランスファゲート
Ｍ ＯＳ、、 ）ランプそりＱ、の他端はデータ線に接
続されて、書込むだめのデータの供給及びフリップフロ
ップから読出されたデータがのせられ、ゲートにはワー
ド線が接続されてセルが選択される。
即ち本実施例のメモリセル構造は、高レベル信号用フリ
ップフロップがデータ線に接続される。
ップフロップがデータ線に接続される。
ここで上記セル構造において、ワード線に第１図（ａ）
に示した従来のセル構造の場合と同じワード線信号を供
給した場合には、メモリセルに高レベルデータを書込む
ことは困難である。そのため実施例の回路においては、
データ書込み時のワード線信号のレベルＶＷを読出し時
のワード線信号レベルＶＲに比べて高＜（ＶＷ＞ＶＲ）
設定する。
に示した従来のセル構造の場合と同じワード線信号を供
給した場合には、メモリセルに高レベルデータを書込む
ことは困難である。そのため実施例の回路においては、
データ書込み時のワード線信号のレベルＶＷを読出し時
のワード線信号レベルＶＲに比べて高＜（ＶＷ＞ＶＲ）
設定する。
読出゛し時のワード線信号レベルｖＲを電源ＶＣＣに選
んだとすると、後述する説明から容易に理解し得るが、
例えば書込み時のワード線信号レベルＶＷは（Ｖｃｃ＋
Ｖｔｈ）に設定する。ただしｖｔｈはトランスファゲー
トＭＯＳトランジスタＱＯのしきい値電圧とする。
んだとすると、後述する説明から容易に理解し得るが、
例えば書込み時のワード線信号レベルＶＷは（Ｖｃｃ＋
Ｖｔｈ）に設定する。ただしｖｔｈはトランスファゲー
トＭＯＳトランジスタＱＯのしきい値電圧とする。
次に第３図の電圧〜電流特性図を用いて、上記セル構造
でワード線信号ＶＷ 、 ＶＲによってデータの書込み
及び読出し動作が可能であることを説明する。第３図の
曲線１はトランスファゲートＭＯＳトランジスタＱＯを
無視した場合のデータ保持用フリップフロップ上のＡ点
における電圧−電流特性で、電流の極性はＡ点からＭＯ
Ｓ）ランジスタＱ１ に流れ込む方向を正とする。フリ
ップフロップを構成するＭＯＳトランジスタＱ、、Ｑ２
の形状及び抵抗素子Ｒ１，Ｒ２の抵抗値によって曲線
１は変化し得るがフリップフリップが構成されれば曲線
１は決定される。Ａ点では電流の増加に伴って電位が上
昇し、Ａ点にゲートが接続されたＭＯＳトランジスタＱ
２を含む側のインバータが反転する過程で電流は急激に
減少し、一旦電流Ｏになった後高抵抗素子Ｒ１が接続さ
れていることかられずかに逆方向に流れ、極めてゆるや
かな変化を示して電流は再び電位ＶＣＣで０になる。
でワード線信号ＶＷ 、 ＶＲによってデータの書込み
及び読出し動作が可能であることを説明する。第３図の
曲線１はトランスファゲートＭＯＳトランジスタＱＯを
無視した場合のデータ保持用フリップフロップ上のＡ点
における電圧−電流特性で、電流の極性はＡ点からＭＯ
Ｓ）ランジスタＱ１ に流れ込む方向を正とする。フリ
ップフロップを構成するＭＯＳトランジスタＱ、、Ｑ２
の形状及び抵抗素子Ｒ１，Ｒ２の抵抗値によって曲線
１は変化し得るがフリップフリップが構成されれば曲線
１は決定される。Ａ点では電流の増加に伴って電位が上
昇し、Ａ点にゲートが接続されたＭＯＳトランジスタＱ
２を含む側のインバータが反転する過程で電流は急激に
減少し、一旦電流Ｏになった後高抵抗素子Ｒ１が接続さ
れていることかられずかに逆方向に流れ、極めてゆるや
かな変化を示して電流は再び電位ＶＣＣで０になる。
上記のような電圧−電流特性を持つデータ保持用フリッ
プフロップのＡ点に対して、トランスファゲートＭＯＳ
トランジスタＱＯの電圧−電流特性を選ぶことによって
動作点を変化させて書込み／読出し、特に高いレベルの
データの書込みを可能にする。
プフロップのＡ点に対して、トランスファゲートＭＯＳ
トランジスタＱＯの電圧−電流特性を選ぶことによって
動作点を変化させて書込み／読出し、特に高いレベルの
データの書込みを可能にする。
今第２図（ａ）の回路において、フリップフロップのデ
ータをデータ線に読出す場合の動作を考える。
ータをデータ線に読出す場合の動作を考える。
読出し時に、データ線の電位及びワード線信号レベルに
Ｖｃｃの信号が印加されると、トランスファゲートＭＯ
ＳトランジスタＱ、はＡ点に対−して負荷となり、電圧
−電流特性は第３図の曲線２のように低電位側１２及び
高電位側１３で曲線１に交わる曲線になる。その結果読
出し動作においては曲線１と曲線２の交点１２又は１３
において安定状態となる。つまりＡ点が低電位である場
合、低電位側の交点１２が安定状態となり、データ保持
用フリップフロップのＡ点の低電位は保たれることにな
り、メモリデータが破壊される惧れはない。またＡ点が
高電位である場合には、高電位側の交点＋３で安定状態
となり、やはり保持されているデータが破壊されること
はない。即ち読出し動作にあたっては、ワード線にｖｃ
ｃ、の電位を印加することにより、低電位及び高電位の
いずれのデータも破壊されることなくデータ線に読み出
される。
Ｖｃｃの信号が印加されると、トランスファゲートＭＯ
ＳトランジスタＱ、はＡ点に対−して負荷となり、電圧
−電流特性は第３図の曲線２のように低電位側１２及び
高電位側１３で曲線１に交わる曲線になる。その結果読
出し動作においては曲線１と曲線２の交点１２又は１３
において安定状態となる。つまりＡ点が低電位である場
合、低電位側の交点１２が安定状態となり、データ保持
用フリップフロップのＡ点の低電位は保たれることにな
り、メモリデータが破壊される惧れはない。またＡ点が
高電位である場合には、高電位側の交点＋３で安定状態
となり、やはり保持されているデータが破壊されること
はない。即ち読出し動作にあたっては、ワード線にｖｃ
ｃ、の電位を印加することにより、低電位及び高電位の
いずれのデータも破壊されることなくデータ線に読み出
される。
次にデータの書込み動作を説明する。書込み動作の場合
にはワード線に印加する信号レベルを、前記読出し時の
信号レベルＶＣＣより高く、前述のようにトランスファ
ゲートＭＯ５）ランジスタＱ、のしきい値ｖｔｈを加え
た（Ｖｃｃ＋Ｖｔｈ）程度とし、トランス７アゲートＭ
ＯＳトランジスタＱ。
にはワード線に印加する信号レベルを、前記読出し時の
信号レベルＶＣＣより高く、前述のようにトランスファ
ゲートＭＯ５）ランジスタＱ、のしきい値ｖｔｈを加え
た（Ｖｃｃ＋Ｖｔｈ）程度とし、トランス７アゲートＭ
ＯＳトランジスタＱ。
の電圧−電流特性の曲線勾配を急峻にする。
まず低電位データをフリップフロップに書込む場合、デ
ータ線の電位を低電位（ＶＢ）とすると、このときトラ
ンスファゲートＭＯ３）ランジスタＱＯの電圧−電流特
性は曲線４に示すような、上記低電位ｖＢより更に低い
電圧Ｉ４でのみ曲線１と交わる変化を示す。従って入力
されたデータ線の低電位ＶＢにより、フリップフロップ
は元の状態と無関係に交点１４で安定状態となる。結局
クリップフロ７プのＡ点に低電位データが書込まれたこ
とになる。また高電位データをフリップ７０ツブに書込
む場合、データ線には高電位のＶＣＣを与えられ、ワー
ド線には同様に（Ｖｃｃ＋Ｖｔｈ）程度の電位が与えら
れる０このときトランスファゲートＭＯＳトランジスタ
ＱＯの電圧−電流特性は曲線３のように、高電位Ｖｃｃ
でのみ曲線Ｉと交わる（図中１３）。この結果フリップ
フロップのＡ点には高電位データが書込めたことになる
。即ちトランスファゲートＭＯＳトランジスタＱＯの電
圧−電流特性が、データ保持用フリップフロップの電圧
−電流特性に対して、上述のように書込み時に夫々低電
位側、高電位側で夫々１つの交点を生じさせるように各
トランジスタ及びワード線信号レベルを選ぶことにより
、データの書込み及び読出しを行わ止ることができる。
ータ線の電位を低電位（ＶＢ）とすると、このときトラ
ンスファゲートＭＯ３）ランジスタＱＯの電圧−電流特
性は曲線４に示すような、上記低電位ｖＢより更に低い
電圧Ｉ４でのみ曲線１と交わる変化を示す。従って入力
されたデータ線の低電位ＶＢにより、フリップフロップ
は元の状態と無関係に交点１４で安定状態となる。結局
クリップフロ７プのＡ点に低電位データが書込まれたこ
とになる。また高電位データをフリップ７０ツブに書込
む場合、データ線には高電位のＶＣＣを与えられ、ワー
ド線には同様に（Ｖｃｃ＋Ｖｔｈ）程度の電位が与えら
れる０このときトランスファゲートＭＯＳトランジスタ
ＱＯの電圧−電流特性は曲線３のように、高電位Ｖｃｃ
でのみ曲線Ｉと交わる（図中１３）。この結果フリップ
フロップのＡ点には高電位データが書込めたことになる
。即ちトランスファゲートＭＯＳトランジスタＱＯの電
圧−電流特性が、データ保持用フリップフロップの電圧
−電流特性に対して、上述のように書込み時に夫々低電
位側、高電位側で夫々１つの交点を生じさせるように各
トランジスタ及びワード線信号レベルを選ぶことにより
、データの書込み及び読出しを行わ止ることができる。
上記のような交点をもつようにＭＯＳトランジスタ等に
よりメモリセルを設計することは容易に実現できる。
よりメモリセルを設計することは容易に実現できる。
以上本発明によれば、データの書込み／読出し動作を損
うことなくメモリセルを構成するＭＯＳトランジスタの
素子を減少させることができ、ス第１図＜ａ）〜（ｃ）
は従来のメモリセル構造を示す回路図、第２図（ａ）〜
（ｃ）は本発明による実施例を示す回路図、第３図は同
実施例を説明するだめの電圧−電流特性図である。
うことなくメモリセルを構成するＭＯＳトランジスタの
素子を減少させることができ、ス第１図＜ａ）〜（ｃ）
は従来のメモリセル構造を示す回路図、第２図（ａ）〜
（ｃ）は本発明による実施例を示す回路図、第３図は同
実施例を説明するだめの電圧−電流特性図である。
Ｑｌ 、Ｑ２ ： ＭＯＳ ）ランジスタ、Ｒ１，Ｒ
２＋高抵抗素子、Ｑｏ：）ランスファゲートＭＯ５）ラ
ンジスタ。
２＋高抵抗素子、Ｑｏ：）ランスファゲートＭＯ５）ラ
ンジスタ。
代理人 弁理士 福 士 愛 彦
第１図
（ａ）
第２図
（２１）
（ｂ）
Claims (1)
- １、 ＭＯＳ トランジスタを含んでなる２個のインバ
ータをクロスカップル接続したクリップフロップをデー
タ保持用とするスタティック用ＲＡＭメモリセルにおい
て、上記フリップフロップとデータ線の間に、メモリセ
ルの選択及びデータの読出し／書込み用として１個のＭ
ＯＳ）ランジスタを接続し、該ＭＯ５）ランジスタのゲ
ート信号となるワード線信号に、書込み時に読出し時よ
りも高い電位を印加し、メモリセルのデータ読出し／書
込みを実行させることを特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137923A JPS5841487A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
| US06/412,378 US4536859A (en) | 1981-08-31 | 1982-08-27 | Cross-coupled inverters static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137923A JPS5841487A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5841487A true JPS5841487A (ja) | 1983-03-10 |
| JPS6220634B2 JPS6220634B2 (ja) | 1987-05-08 |
Family
ID=15209841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137923A Granted JPS5841487A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117192A (ja) * | 1985-09-19 | 1987-05-28 | ジリンクス・インコ−ポレイテツド | メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法 |
-
1981
- 1981-08-31 JP JP56137923A patent/JPS5841487A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117192A (ja) * | 1985-09-19 | 1987-05-28 | ジリンクス・インコ−ポレイテツド | メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法 |
| JPH048878B2 (ja) * | 1985-09-19 | 1992-02-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220634B2 (ja) | 1987-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4342101A (en) | Nonvolatile semiconductor memory circuits | |
| US3983412A (en) | Differential sense amplifier | |
| JPS61246995A (ja) | 不揮発性ランダムアクセスメモリ装置 | |
| US4536859A (en) | Cross-coupled inverters static random access memory | |
| EP0284665A1 (en) | Static semiconductor memory | |
| KR900008438B1 (ko) | 공진터널 트랜지스터를 이용한 3치 논리회로 | |
| JPS5841487A (ja) | 半導体メモリ装置 | |
| GB2061045A (en) | Nonvolatile static random access memory system | |
| JPS63166260A (ja) | 半導体記憶装置 | |
| JPS5839117A (ja) | Ｍｏｓトランジスタ駆動回路 | |
| US5287301A (en) | Static RAM cell | |
| TWI854518B (zh) | 抗輻射記憶胞的電路結構與相關方法 | |
| JPS58159294A (ja) | 半導体記憶装置 | |
| JPH0334191A (ja) | スタティック型半導体メモリ | |
| JPS5841488A (ja) | 半導体メモリ装置 | |
| JPH0687499B2 (ja) | 半導体記憶装置 | |
| JPH07244987A (ja) | 半導体メモリ装置 | |
| JP3022567B2 (ja) | 半導体記憶装置 | |
| JPS6314399A (ja) | 半導体不揮発性記憶装置 | |
| JPS6233393A (ja) | 半導体不揮発性メモリ装置 | |
| JPS58147889A (ja) | 半導体装置 | |
| JPS6320797A (ja) | スタテイツク・ランダムアクセスメモリ− | |
| JPS60167187A (ja) | 記憶装置 | |
| JP2940127B2 (ja) | 半導体装置 | |
| JPH01102795A (ja) | 半導体記憶装置 |