JPS5839052A - モノリシツク・マイクロウエ−ブ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はモノリシック・マイクロウェーブ集積回路（以
下ＩＭＩＣと呼ぶ）のインピダンス整合に関する。

ＭＭ工Ｏ技術を発展させる上での難点はインビダンス整
合である。マイクロウェーブの周波数領域では部品の寸
法お、よび配置間隙一方または両者の微小な変化により
不都合なインダクタンスや容量が容易に生じるため、　
ＭＭＩＯの設計上大きな寄生インダクタンスが遍在する
ことは従来の工０′技術には類を見ない。

そのようなパラメータのばらつきにより生じるインビダ
ンスの不整合を補償するために従来の整合段をチップ外
で用いることは無論可能であるが、そのような整合回路
は大きな体積を有しＭＭＩＯを用いること自体の利点を
そこなうことになる。他方、もし整合回路を用いなけれ
ばＭＭＩＯを含む回路、特に多数のＭＭＩＯを含む回路
の性能が低下することになる。同様に製造されたＭＭＩ
Ｏの多くはインＶｐ／ンス特性が設計値から遠く外れて
いるという理由で使用不能になる。

従って本発明の目的はＭＭＩＯ内に容易に組入れること
ができるインビダンス整合段を提供することである。

整合回路が用いられる場合、該回路を同調するのに要す
る時間は製造時間の多くを占めることはない。観念的に
は全ての主要な製造工程が終了した後で韮工０のインビ
ダンス特性を書込むことが可能である。その場合非常に
好都合な方法は電圧書込式のインビダンス特性にするこ
とであり、それにより主要な製造工程を完了したチップ
をテスターＫｍ続してチップの合否を検査しながら所定
のインピダンス＊ｐ、を得るような書込電圧を決定する
。

従って本発明の他の目的は電圧書込式インビダンス特性
を有するＭＭＩＯを提供することである。

関連する難点はＭＭＩＯを、同時とは限らないが、非常
に広い周波数帯域にわたって動作させなければならない
時に生じる。例えば各バンドの変換を行う通信型受信機
ではバンド切換用ハードウェアに加えて各動作バンドで
少なくともかなりのインピダンス整合を得るための手段
を持たなければならない。

従って本発明の更に別の目的は非常に広い周波ＭＭＸＯ
の開発における特に重大な問題で未だ満足な解決が見出
せないものは温度補償である。現在のところこの問題は
１個または２個以上のサーミスタを使ってチップ外付け
のＰｌダイオード回路を制御して可変減衰度を得ること
により達成されている。しかしこの解決法は体積を要す
るだけでなくチップ外付けの各サーミスタ・モジュール
に対し１つの減衰（温度）関数しか持たせることができ
ない。最適な温度補償は個々のＭＭ工Ｏ回路に対して個
別に行われるべきであるから、関連する特定のＭＭ工Ｏ
回路の温度特性に合わせた温度補償をチップ内で行う方
法があれば一番好ましい。

従って本発明の更に別の目的はＭＭ工０用のチップ組込
み温度補償要素を提供することである。

本発明の更に別の目的は温度に対応する外部電圧信号に
応答して各種の温度補償関数を選択的に得ることができ
るＭＭｘＯ用チップ組込み温度補償要素を提供すること
である。

マイクロウェーブ・モジュールの組立において、マイク
ロウェーブ用チップの製造中に生じるパラメータの変動
に起因するインビダンス特性のばらつきＫよりモジュー
ル内で各部品間の整合をとることが難かしくなる。この
ために上記の体積を要し且つ時間を要する付加整合要素
を用いるか、あるいは隣接要素間の過大な不整合を避け
る別の手段を講じなければならない。現在のところマイ
クロウェーブ・モジュール（例えば複数のＭＭ工０チツ
ゾをアルミニウム基板上のｌＩ膜構造内で結合したもの
）を組立てる最も一般的な方法は初めに全ての製造され
たチップの特性を製造過程で調べる。

次に検査されたチップ間のインピダンス整合が分類によ
り行われ、できるだけ多くの許容整合モジニールな組立
てる。残ったチップはパラメータの変更を受けた後整合
可否の分類が更に行われる。

この処理は時間と経費がかかり、更にバッチ製造法を用
いる必要がある。

従って本発明の更に別の目的は韮ＩＣのインビ、ダンス
特性の分類工程を行わずにマイクロウェーブ・モジュー
ルに組立てることができるＭＭＩＯを提供することであ
る。

マイクロウェーブ装置では分離を維持したまま別の機能
モジュールを接続するためにしばしばサーキュレータが
必要となる。しかしサーキュレータは体積を要し且つ非
常に高価であり、その使用を最小限にすることが望まし
い。これは各モジュールの総合電圧定在波比（ＶＥＩＷ
Ｒ）を改善することにより達成できる。

従って本発明の更に別の目的はモジュールに組まれた時
総合ＶＥＩＷＲを最小にする韮工０を提供することであ
る。

具体的には、非常に広帯域での応答が要求され且つ出力
インぎダンス整合にバラクタ・トリミンクロウエーブ用
広帯域電圧制御発振器（ＶａＯ）である。もしそのよう
な広帯域モノリシックＶＯＯ内で集積バラクタが使われ
るのであれば、出方インビダンス整合トリミング用のバ
ラクタを同一工程中で同時に形成することができる。し
かしＭＭＩＯ内に容易に集積でき且つ十分に広帯域のイ
ンビダンス特性を有するモノリシック・バラクタを形成
することは従来可能でなかった。

従来のバラクタ・ダイオード、特に大きな同調比を有す
るもの（超階段接合ダイオード）は高導電性の基板材料
と比較的薄↓）エピタキシャル層（１μ肩以上）を必要
とする。これらの材質上の要求事項と、半絶縁性基板上
に均一にドーピングした薄い活性層（０，５μ薄以下）
を必要とするＧａＡｓ・νＫＴモノリシック・マイクロ
ウェーブ集積回路（ＭＭＩＯ）の要求事項とは両立しな
い。従来の超階段接合ダイオー−を半絶縁性基板上に集
積するには、基板表面の一部に一方のエピタキシャル層
を形成し他の部分には別のエピタキシャル層を形成する
という非常に複雑な選択的エピタキシャル処理が要求さ
れる。ＭＭＩ　Ｏ内でバラクタを構成する材料は、バラ
クタが例えばモノリシックのマイクロウェーブ用電圧制
御発振器内に容易に集積できるようにＦＦ！Ｔの材料と
同一または類似のものとされる。

従って本発明の１つの目的は半絶縁性基板上に均一にド
ーピングした薄い活性層中に広範囲のバラクタを組込ん
だ・モノリシック・マイクロウェーブ集積回路を提供す
ることである。

工８８００−８３　　ダイジェスト１１８のＲ，パンＩ
トウイルによる［モノリシック％　ＧａＡａ　ＩＩ　Ｆ
ｌ！ｉＴによるＲＦ信号発生チチッ」には半絶縁性基板
上の薄いエピタキシャル層中に集積されたＭＭＩＯ内の
ガリウム・ひ化物のバラクタ・ダイオードが開示されて
いる。しかしパン・トウイルの素子は非常に広い容量同
ｖＩ４％性を与えるものではない。多くのマイクロウェ
ーブ応用機器では広い容量範囲（に１０以上）が重要で
ある。更にパン・トウイルの素子は低いマイクロウェー
ブ周波数（最高４３Ｈｇ　）でのみ動作するように設計
されている。

バラクタ式ＶａＯの周波数同調範囲は、ＩＦＢ’ｒおよ
びＶＣＯの他の部品の内在および寄生のりアクタンス特
性のために同調用バラクタの容量範囲よりはるかに狭い
。具体的にはＶＯＯの周波数範囲を１オクターブに近ず
けるためには極度に広範囲のバラクタ（容量比１：１ｏ
以上を有する）を必要とする。

従って本発明の１つの目的はマイクロウェーブ周波数に
おいて１．５対１またはそれより大きい同調範囲を有す
るＶＯＯを提供することである。本発明の他の目的は５
　ＧＨｚ以上のマイクロウェーブ周波数において１．３
対１またはそれより良好な同調範囲を有するＶａＯを提
供することである。

本発明の更に別の目的は１オクタ一ブ以上の同調範囲を
有するマイクロウェーブ用ＶａＯを提供することである
。

本発明の更に別の目的は１．５対１．またはそれより大
きい同調範囲を有するモノリシックのマイクｏ　ｆ）　
ｘ　−ｆ用ＶａＯを提供することである。

そのような大きな周波数範囲を有するマイクロウェーブ
用ＶＯＯにおける主な難点は最大の帯域幅を得るために
インぎダンス整合を正しく保つことである。不整合は性
能の重大な劣化を容易に招くものである。

しかしモノリシックのマイクロウェーブ用集積回路では
（特定の周波数におけるインピダンス整合のためのント
リミングさえ困難であり、周波数の広範囲にわたる最適
整合は現在のところ不可能である。

従って本発明の更に別の目的はモノリシックのマイクロ
ウェーブ用広帯域ｖ００のインビダンス整合を非常に広
い周波数範囲で維持するための手段を提供することであ
る。

インビダンス整合を行うために１個のＭＭＸＯ内に１個
のバラクタと個別のバイアス電圧源が用いられる。以下
に述べる主要な実施例ではモノリシック・マイクロウェ
ーブ集積回路（ＭＭ工Ｃ）によるｖ’ｃｏが発振用ＦＥ
Ｔのソース側に設けられたインビダンス整合回路と共に
形成される。

本発明によれば、マイクロウェーブ機能を選択的に実行
する手段と、該実行手段に接続されて該実行手段のイン
ビダンス特性を所望のインピダンス値に整合する整合手
段とを有するモノリシック・マイクロウェーブ集積回路
（ＭＭ工Ｃ）にして、該整合手段はバラクタと＃バラク
タに接続されてその両端にバイアス電圧を与えるバイア
ス手段とを有して咳実行手段に接続されたフィルタ回路
を有するところの該ＭＭ工０が提供される。

次に本発明な韮工０として集積された非常に広帯域のＶ
ＯＯの出力整合を行うことに適用した主要な実施例を参
照しながら本発明を説明する。

ｊ１１図は本発明に用いられるバラクタの平面図である
。イオン注入法（例えば２　Ｑ　Ｑ　Ｋ＠Ｖでシリコン
５　ｘ　１Ｑ”／ｃａｌ　）により牛絶縁性基板（好適
にはＯｒをドーぎングしたＧａム８）１２上にＮ形の層
１０を形成する。あるいは層１０はエピタキシャル成長
法で形成しても良い。次にＮ形層１０上にアノード１４
とカソード１６を指を組合せた形状で形成する。アノー
ド１４はＮ形層１０に対してショットキー・バリアを構
成し、カソード１６はオーム接触を構成する。

アノードの各指部は好適には幅６μｍ、長さ１５０μ風
に形成する。７ノードは例えばＴｉ　−Ｐｔ−Ａｕ構造
の付着層として形成する。アノードとカソードの間隙は
公称２μ肩である。第１図中の点線はＮ形層の縁部を示
す。

第２図はアノード１４０１本の指部とカソード１６の２
本の指部の断面を示す。点線ｖ０およびｖ６はアノード
に隣接するＯｖ詔よび降服電圧の空乏領域をそれぞれ示
す。両曲線が示すようにパンチスルー電圧と降服電圧の
間のアノードの有効面積はほぼ空乏境界ｖ１．の垂直部
１８だけに限定されている。これに対してＯｖバイアス
においてアノード１４は空乏境界ｖ０で示す有効面積を
有し、これはアノード１４の物理的面積よりやや大きい
。

それにより降服の前にパンチスルーが生じるようにエピ
タキシャル層１０のドーぎング量と厚さの積が制御され
るため大きな容量比が達成される。

本実施例では層１０の厚さは５００　ｎｍである。

もし厚さが３０　Ｏｎ１１１以上であれば不純物濃度が
比例的に減少する。結果として幾何学的寸法を適当に選
ぶことにより非常に大きな容量比が達成される。

実際上はｑの値と容量比の間で妥協点を見出さなければ
な−らない。Ｑの値はパンチスルーの前のアノードの下
を横方向に流れる電流に対する寄生−直列ｍ抗により制
限される。７ノード直下の電流はエピタキシャル層１０
の空乏境界直下の領域に閉込められ、空乏境界がパンチ
スルーに近ずくに従ってエピタキシャル層が薄くなるた
め、パンチスルー直前に大きな実効直列抵抗が生じる。

−パンチスルーの後にはこの直列抵抗は垂直の空乏境界
１８からカソード１６までの領域の抵抗値まで減少し、
非常に大きなＱの値となる。この直列抵抗は指部の幅が
広ければ無論大きくなる。

パンチスルー電圧を下げるためにアノードの導体を付着
する前にアノードの下を全表面にわたりエツチングで窪
めても良い。この場合７ノードを付着する前に例えば厚
さ３００　ｎｍの層１ｏに対して１００口をエツチング
で取去る。これによりアノードが基板に近ずくためパン
チスルー電圧は下がり、それに対しアノードはカソード
には接近しないから降服電圧は下がらない。実際には層
１０の表面部分が下部よりやや多くドーピングされるた
め降服電圧はやや向上し得る。このような窪部構造はチ
ャンネルに隣接するソースおよびドレイン領域の直列抵
抗を減少させるためにマイクロウェーブ用ＩＦＩＣＴ・
のチャンネル領域では頻繁に用いられるため、アノード
部に設ける一窪部も通常のマイクロウェーブ集積回路技
術において共通するものである。このような方法で層１
０の厚さに対して約％の深さに沈められた７ノードが本
実施例によるバラクタを構成する。

第５図は本発明に用いるために構成されたバラクタの容
量・電圧特性を示す。６μ１ｌＸ１５ＱＰのＴｉ−Ｐｔ
−ムＵ構造のアノード指部がカソード領域の間に２μ属
の間隙をおいて形成される。層１０はＦＩＴに用いられ
るものと類似の厚さ５００　ｎｍのＮ形イオン注入ガリ
ウムひ化物である。基板はクロムをドープしたガリウム
ひ化物である。アノードは１００　ｎｍの深さにエツチ
ングされた窪部に置かれるため基板の上・方２００ｎｍ
に位置する。

本実施例では容量はＯＶバイアス時の１．９６　ｐＦか
ら−７ｖバイアス時の０．０４　ｐＦに減少する。

この４９対１の容量比は５ｖと７ｖの間でパンチスルー
が起る時に容量が急激に減少するために達成される。こ
のダイオードのカットオフ周波数の計算値はＯｖバイア
スで２８（ｋＨｚ、１ＱＶバイアスで２．５ＴＨＩであ
る。

この平面状のバラクタを多数の指部な設けて構成する実
施例も熱論可能である。

本発明によるバラクタを形成するためにＮ影領域１０を
最適化する注入パラメータはＦＫＴを形成するためにエ
ピタキシャル層を最適化するのに用いる注入パラメータ
とは少し異っても良い。例えば高い降服電圧を得るため
にやや高いエネルギ（例えば４　Ｑ　Ｑ　Ｋ＠Ｖ　）で
やや低い注入量（例えば５　Ｘ　１０”７ｃｍ”　）を
用いて本発明によるバラクタを形成しても良い。このよ
うにバラクタとＰＥＴの両者を含むモノリシック・チッ
プは選択的な注入による性能の最適化が可能となる。し
かしＦＩＩｉＴおよび本発明によるバラクタに対する所
望の特性は十分近似しているため、選択的注入が性能上
の余裕を与え得るとしてもこれを必要としない。

本実施例では下記の処理段階を経て不活性化（安定化）
が行われる。先ずカソード導体を付着する。次に素子の
全表面に窒化シリコンを１００ＯＡの厚さに付着する。

続いてアノードのための窪部を層１０の厚さの約％の深
さでパターン状にエツチングする。次にアノード導体を
付着し、その他必要な電植を形成する。最後に窒化シリ
コンを全表面に３００ＯＡの厚さに付着する。工程の適
切な時点で例えば水酸化アンモニウムと水を使って洗浄
を行う。

降服電圧を更に向上させてバラクタの性能を更に改良す
るために表面状態の密度を減少させる工程を挿入しても
良ε１゜例えばアノードを付着した後に付加エツチング
工程を全体に適用するかまたは更に別の薬剤を用いて洗
浄を行っても良い。

アノード１４を形成するために窒化物のりフトオフを用
いれば本発明によるバラクタの降服電圧が改善される。

この技術によればアノード導体がエツチングされた窪部
の縁から離して配置され、ガリウムひ化物の表面が不活
性化される。この工程のための条件は当分野において周
知である。

（例えば１９８１年発行のマイクロウェーブ用半導体素
子に関するコーネル会議報告、１５７頁のＧ、ｉ、ｆレ
−Ａ、Ｆ、　Ｈｏ）”ルヘ７／、Ｗ、　Ｒ，７Ｌ／ンス
レー、Ｈ，Ｍ、マクセー、Ｒ，Ｈ，ウィリアムズによる
「マイクロウェーブ用ＧａＡθ−ＦＩＣＴ　のための高
歩留り再生処理技術」を参照） 当技術分野において明白なｊうに本発明を用いてバラク
タを形成する場合上記の発明概念の範囲内で多くの改良
が可能である。例えばショットキー・バリア電極を他の
金属組成で構成することにより、層１０にはＰ形の材料
を用いることができる。更にドープした半導体層が半絶
縁性基板と格子整合するという条件で他の半導体材料を
用いることもできる。

第５図は本発明による集積されたマイクロウェーブ用広
帯域ＶａＯの２つの実施例を示す。同図の左側に示すＶ
ＣＯ回路２２が当面の好適な実施例である。ｖｃｏ　２
２は「コモン・デート形」発振器であり、ＩＦｆｆＴ　
５８のデート端子およびソース端子とＲＦ接地の間にそ
れぞれ接続されたループ形インダクタ５４．５６とバラ
クタ５０．５２を有する。

ＲＩＦバイパス用に接地されたＭ工Ｍコンデンサ７８．
８０（それぞれ１．６　ｐ？　）が使われ、更に低周波
発振の抑制を助長し、直流バイアス線のＲＦからの絶縁
を助長し、且つ直流電流を制限する２、５に４にのＧａ
Ａｓ抵抗７４．７６が高インピダンス・バイアス線路上
に配置されている。ボンディング・パッド７２．７０は
それぞれデートとソースを同調するバラクタ電圧用に設
けられ、パッド６６はソース６４を直流接地するために
設けられている。

ドレイン６２をバイアスする手段およびドレイン出力６
８を５０Ωに整合する手段は外部に設けなければならな
い。

デートのバイアス点はＲＩＦデート電圧をクリップして
確立されるため、デートには直流帰路が設けられていな
い。

上記ＦＩＴの構造はほとんど全ての点で従来のものであ
るが、本発明によるＶａＯの新規な動作に寄与する重要
な特徴を有している。？−）指部はチャンネル領域によ
りショットキー・バリアを形成し、それによりデート回
路のＲＦ電圧がショットキー・バリアによりクリップさ
れて必要な？−１−バイアスを作る。このことは、本発
明におけるデート同調回路がインダクタ５４とバラクタ
５０だけで構成され、デートの動作点を決めるために通
常必要とし且つ高周波の共振特性を有する他の（ロ）路
を含まないという際立った利点となっている。

それによりマイクロウェーブ発振器を極めて広い帯域で
容易に動作させることが可能となる。

上記の本発明によるモノリシックＶａＯは以下の工程に
より形成される。基材は半絶縁性基板上のＮ形エピタキ
シャル（または注入）層、好適にはクロムをドープした
ＧａＡｓ基板上のＮ形ＧａＡａ層を用いる。

（１）　　先ずメサ形にエツチングする工程から始める
。

フォトレゾストがパターン状に塗布され、続いて一ビタ
キシャＡ層の不要な部分を除去するーツチングが行われ
る。例えばバラクタ５０．５２を形成する部分およびＦ
Ｆ１Ｔ　５８のチャンネル領域を形成する部分が残され
る。抵抗要素７４．７６を形成するためにもエピタキシ
ャル層が部分的に用いられる。

（２）電子ビーム制御のための合せマークが付着され且
つエツチングされる。次に窒化シリコンの保睦層（例え
ば厚さ１０００ム）が合せマーク上だけに付着される。

（第５図のｖａｏ　２２には合せマークが示されないが
ウェハ上の電子ビーム合せマークの位置決めおよび用法
については当技術分野に詔いて周知である。） （３）　　次にオーム接触が形成される。フォトレゾス
トがパターン状に付着されてＦＩＴ　５　ｇのソースお
よびドレイン領域、更にバラクタ５０，５２のカソード
が形成される。次にムｕ−Ｇ・−Ｍ１構造が付着され、
リフトオフが行われ、合金化が行われる。

これらは全て従来技術によるものである。

（４）次の工程はデートの形成である。窒化シリコンが
１０００ムの厚さで全域に付着される。電子ビーム用レ
ジストが付着され、電子ビームによるパターン化が行わ
れてＩＦＩ［１Ｔ５Ｊ３のデート指部とバラクタ５０，
５８のアノード指部が区画される。

これらのパターン内の窒化シリコンがエツチングされ、
次にエピタキシャル層がエツチングされて露出部分が約
％の厚さになる。これにより厚さがこの工程により除去
される。続いてエツチングされた編部内のエピタキシャ
ル層にＰ−）とアノードのためのショットキー・バリγ
を形成するためにＴｉ−Ｐｔ−ムＵ構造が付着される。

次にリフトオフが行われる。

（５）次に第１層のメタライズ工程が行われる。

４０００ムの窒化シリコンが全域に付着され、フォトレ
ジストのパターン化と窒化物のエツチングが従来通りに
行われて第１の導体層が形成される。

これにはコンデンサ７Ｂ、８０およびインダクタ５４．
５６の底板８２、接触パッド６６．６８．７０．７２、
および残りの配線の大部分が含まれる。この段階でのパ
ターン化ではＩＦＩｎＴのソースおよびドレイン指部と
バラクタ５０，５２のカソードが露出されてそれらの抵
抗を下けるために多くの金属が付着される。続いてリフ
トオフが従来通りに行われる。

（６）次に上板のパターン化の工程が行われる。先ず窒
化シリコンが５００ＯＡの厚さで全域に付着される。こ
の窒化物はバラクタ５０，５２上に不活性層を形成し、
更に２つのＲＦ接地されたコンデンサ７８．８０の誘電
層を形成する。次にコンデンサ７８．８０の上板がフォ
トレジストを用いてパターン化され、続いてＴｉＡｕが
付着される。

次にリフトオフが従来通りに行われる。

（力　最後に橋状の接続が形成される。先ず橋部６４が
ソース接点６６、中間ソース指部８４およびソース指部
８６に接触する部分にフォトレジストをパターン化して
通路部を形成する。次に通路部をパターン化した部分の
窒化物をエツチングし、スパッタリングにより純金を付
着する。この場合フォトレジストは橋部６４を支持する
ために必要となるため除去されずに残される。更にフォ
トレジストの層が付着されて実際の橋状接続を形成する
ためにパターン化され、続いて電気メツキ法により金が
付着される。次に全てのフォトレジストが除去される。

当技術分野で周知のようにこのような橋状構造は漂遊容
量を低減する上で有効である。

第５図では簡潔のために１本の橋状接続だけを示すが（
ＩＦＢ’Ｉ’　５　Ｂのソース指部な横断）、橋状接続
は第１層と第２層の導体を接続するためにも一般的に用
いられる。従って好適には橋状接続がバラクタ５０とコ
ンデンサＴ８の上板の間およびバラクタ５２とコンデン
？８０の間に形成される。

これによりモノリシックｖｏｏ　２２はソース端子６６
とドレイン端子６８を介して電源に接続され、端子６８
に発振出力が得られる。バラクタ５２．５０を制御する
バイア、スミ圧がソース同調端子７０および？−ト同調
端子７２をそれぞれ介して与えられる。バラクタ５０は
ＶＯＯの主要な同調リアクタンス成分であり、バラクタ
５２は広帯域特性のために最適な整合を得るようにソー
ス（ロ）路を同調するために使われる。

ＭＭ工０内に集積されたモノリシック・バラクタの同調
範囲が広い程、整合できるインビダンスの範囲も広い。

例えば基本的な製造パラメータ（エピタキシャル層の厚
さ、ドーぎング量、パターンの幅、その他）は１５〜２
０チの幅で変化し得る。

従ってＦＩＴの相互コンダクタンスやゲインが変化し、
更に入出カイ／Ｖｐダンスも変化し得る。具体的には入
出力インピダンスを例えば５０Ｓ上に設計した場合しば
しば２５Ω〜１００Ωの値となり、整合回路を用いなけ
れば電圧定在波比（Ｖ８ＷＲ）が２＝１になる。このよ
うなインビダンスの４＝１の変化範囲に対して整合を得
るためには使用するバラクタの調整範囲が広いことが望
ましい。

しかし上記のバラクタにはこの目的に用いる時２つのＩ
Ｋ要な制約がある。第１に上記のように好適なバラクタ
はあるバイアス値、即ちパンチスルーの直前において損
失が大きい（Ｑも小さい）。

第２に上記の実施例の５本の指部によるバラクタの最大
容量はゎずか３　ｐ？前後であり、そのような集積化バ
ラクタは主として高周波のマイクロウＸ　−テ＜適用さ
れるものである。

この一方法でインビダンスー整合のトリミングが用いら
れる場合、少なくとも所定の温度において必要なことは
インビダンス整合用バラクタ（即ち第５図のｖｏｏ２２
のソース同調端子７０）に一定電圧を接続することだけ
である。最適整合に必要な電圧を確実に決めるために完
成したチップは解析器（例えば！ＩＰ８４０９形）に接
続され、解析器は出方（または久方）インビダンスが正
しく設定されるＩで整合用バラクタのｓイｙｘ電圧を探
索する。整合用バラクタの正しいバイアス電圧が決定さ
れると、種々の従来からある手段の１っＫよって書込み
が行われる。

書込みのためには例えばＭＭＩＣ内に抵抗回路を選択的
に溶断するヒユーズを設けるか、所定の直流バイアス電
圧を与える選択的なポンディング工程を行うか、あるい
は抵抗トリシンぺグ法が適用される。いずれの場合も直
流バイアス回路には安定化のためにコンデンサ８０と抵
抗７６が設けられる。

第５図の右側のｖＣ０２４は、左側ノＶＯＯ２２と類似
しているが、ソース整合回路は設けられていナイ。ｖｃ
ｏ　２４　ハ、１１ＦＦｉＴ　４２　ト、ソノｌｌｌ！
１Ｔ４２（７）ｒ−）ライン中にあるインダクタ４０お
よび７々ラクタ２６と、バラクタ２６のカソードに接続
された高周波接地用コンデンサ３８およびバイアス供給
部３２．３４とを有する。ｖｃｏ　２４は、広帯域イン
ピーダンス整合を得るためのソース整合回路がないので
、その潜在的な帯域幅はｖｃｏ　２２の帯域幅の約２５
％に過ぎないが、ｖａｏ　２２にはない次の２つの利点
がある。第１にｖｏｏ　２４は寸法が小さいことである
。第２にｖｃｏ　２４はコモン・ドレインモードで動作
するのが好ましいこと、すなわちチップ外でのソース・
ドレイン接続の極性がｖｃｏ　２２における場合に対し
反転されることである。ｖｃｏ　２４は全デート幅が６
００Ｐのとき、ソース端子において殆んど５００に近い
出力イン路を改めて設ける必要がない。従って、ｖａｏ
　２２のような広帯域性能が不要な場合は、ｖｏｏ　２
４の方が好ましい。ｖｃｏ　２４は、上にｖｏｏ　２２
につい【述べたのと同様に、デートバイアスのための直
流帰路をもたない新規な構成をもっている。

第６図はＭＭＩＯの温度補償への本発明の応用を示す。

図はＭＭ工Ｃ１００の一部とチップ外の温度検知モジュ
ール１０２を示す。図示されるＭＭ工Ｃ１００の部分は
出力トランジスタ１０４と本発明による補償回路を含む
出力段である。

温度検知モジュール１０２はサーミスタ１０６を含み、
演算増幅器１０８と協同して温度の関数の電圧を出力す
る。この出力は線路１１０で示すように他の多数のＭＭ
ＩＯ上の電圧補償回路に接続しても良い。抵抗１１２，
１１４の値を適当に選ぶことによりモジュール１０２が
出力する電圧（温度）関数のオフセット値とゲインを調
節することができる。

出力１１０は温度補償バラクタ１１６にバイアスを与え
る。それによりバラクタ１１６とインダクスが変化する
。

一般には出力トランジスタ１０４のようなＦＥＴの相互
コンダクタンスやチャンネル抵抗は温度と共に変化する
。従って接続点１２０から見たトランジスタ１０４のイ
ンビダンスの実数部と虚数部□が温度と共に変化する。

具体的には該インビダンスの実数部は減小し、虚数部に
は容量性のリアクタンスが付加される。（インビダンス
の虚数部の符号は熱論インダクタンス１２２の値に依存
する。）従って出力端子１２４に現れるこれらの温度依
存性を補償するためには抵抗を増やし、容量性リアクタ
ンスを減らして温度上昇に対する完全な補償を得る。上
記のようにバラクタ１１６はバイアス電圧がパンチスル
ー電圧まで増加する間はこれらの特性を正しく与える。

インダクタンス１１８．１２２．１２８の値を適当に選
ぶことによりバラクタ１１６を動作曲線上のとの領斌で
動作させることができる。

バラクタ１１６を動作曲線上のこの領斌内で動作させる
ことができなくてもバラクタ１１６だけの可変リアクタ
ンス特性を使って温度補償を行うこともできる。バラク
タ１１６とインダクタンス１１８の共振周波数を室温に
おける通常の動作周波数より十分高く設定することによ
り端子１２４への出力が減少する。高温域ではバラクタ
１１６両端のバイアス電圧を下げると接続点１２０から
見た要素１１６．．１１８の見かけの無効成分の負荷が
低下し、’ＦＩＴ　Ｉ　Ｑ　４の出力の大部分が次第に
出力端子１２４に現われる。この動作形態はＰ工Ｎダイ
オ−ｒについて上記した可変減衰方式の温度補償に類似
している。従ってこの場合のバラクタ回路はＭＭ工Ｃチ
チッ１００内に故意の不整合を生じさせることに使われ
、所望の温度補償効果が達成される。

更にバイアス電圧端子１３４とバラクタ１１６の間に他
の回路要素（図示せず）を挿入し、温度検知モジュール
１０２の共通出力１１０を個々のＭＭＩＣ！内の各温度
補償回路に対する個別の制＃電圧に変換することも容易
にできる。

温度検知要素をチップ上に設けても良いが現時点で入手
できる温度検知要素をＭＭＩＯ内に組込むことは困難で
あり高価になる。このため当面の好適実施例としては第
６図に示すように温度検知要素はチップ外付けの温度検
知モジュール内に収容される。

本発明なインピ°ダンス整合と温度補償の両方を行うた
めに用いることは熱論可能である。これは個別に制御さ
れるバラクタを例えば各出力端子に設けるか、あるいは
インぎダンス整合と温度補償を合せて最適化するように
例えばバラクタ１１６のバイアス電圧を制御することに
より簡単に達成することができる。温度補償とインビダ
ンス整合のために個別のバラクタ回路を用いることは寸
法が大きくなるが上記の利点、即ち上記したインビダン
スの実数部と虚数部がバイアス電圧により変化するとい
うモノリシック・バラクタの特性を十分に活かすことが
できる。

本発明なＶａＯの出力段に特定して説明したが、同じ技
術を入力段に採用することも熱論容易にできる。同様に
広帯域ＶＣＯが本発明の適用が特に望抜れる特に困難な
場合以外はＶＣＯの特性は本発明に必要ない。本発明は
他のいかなるＭＭＩＯにも応用することができる。

当技術分野において本発明の概念の範囲内で種種の改良
や修正が可能であることは明白である。

【図面の簡単な説明】

第１図は本発明に用いるモノリシック・バラクタ・ダイ
オードの平面図、 第２図は本発明に用いるバラクタ・ダイオードの指部の
断面図、 第６図は本発明に用いるバラクタの容量・電圧曲線を例
示するグラフ、 第４図は本発明での使用に適した１本の指部を有するバ
ラクタと６本の指部を有するバラクタの容量・電圧特性
を比較するグラフ、 第５図は本発明を具体化したＶａＯ回路のパターン図、 第６図は本発明を応用したＭＭ工Ｃチチッの温度補償回
路である。 １０・・・Ｎ形層 １２・・・基板 １４・・・アノード １６・・・カソード ２２・・・ｖｃｏ回路 ５０．５２・・・バラクタ ５８・・・ＦＩＴ １００・・・皿工０ １０２・・・温度検知モジュール 代理人　　浅　村　　　皓 外４名 Ｆ偕・２

Claims (1)

1. 【特許請求の範囲】 （１）選ばれたマイクロウェーブ機能を実行する手段と
   、 その実行手段に接続されてその実行手段のインビダンス
   特性を所望のインビダンス値に整合する整合手段とを有
   するモノリシック・マイクロウェーブ集積回路（ＭＭ工
   Ｏ）にして、前記整合手段が、バラクタを含み前記実行
   手段に接続されたフィルタ回路と、そのバラクタに接続
   されてそのバラクタにバイアス電圧を与えるバイアス手
   段とを有しており、前記実行手段と前記フィルタ回路が
   共通の半絶縁性基板上に集積されることを特徴とするモ
   ノリシック・マイクロウェーブ集積回路。 （２、特許請求の範囲第１項において、前記バイアス手
   段は前記フィルタ回路が前記実行手段のインぎダンス特
   性を所望のイン−ダンス値に整合するように前記バラク
   タにバイアス電圧を与える、モノリシック・マイクロウ
   ェーブ集積回路。 （３）　　４１許請求の範囲第１項において、さらに温
   度を検知し且つ前記バイアス手段に接続された手段を更
   に含み、前記バイアス手段が温度に応じて前記バイアス
   電圧を前記バラクタに与える、モノリシック・マイクロ
   ウェーブ集積回路。 （４）特許請求の範囲第２項において、さらに温度を検
   知し且つ前記バイアス手段に接続された手段を更に含み
   、前記バイアス手段が温度に応じて前記バイアス電圧を
   変化自在に前記バラクタに与える、モノリシック・マイ
   クロウェーブ集積回路。 （５）特許請求の範囲第１項において、前記基板はクロ
   ムなドーぜングしたひ化ガリウムを含む、モノリシック
   ・マイクロウェーブ集積回路。 （６）　　！許請求の範囲第５項においてさらに前記基
   板上の前記バラクタの直下にドーピングした半導体層を
   更に含み、前記バラクタが互に隣接し且つ間隙をおいて
   設けられたアノードとカン−Ｐを有し、前記バラクタの
   前記アノードが前記ドーピングされた半導体層に対して
   ショットキー・パリアを構成する、モノリシック・マイ
   クロウェーブ集積回路。