JPS5819130B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5819130B2 JPS5819130B2 JP51089860A JP8986076A JPS5819130B2 JP S5819130 B2 JPS5819130 B2 JP S5819130B2 JP 51089860 A JP51089860 A JP 51089860A JP 8986076 A JP8986076 A JP 8986076A JP S5819130 B2 JPS5819130 B2 JP S5819130B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- single crystal
- substrate
- silicon
- grown
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は絶縁性単結晶基板上に半導体単結晶を成長させ
、その半導体単結晶に例えば電界効果トランジスタなど
の半導体素子を有する半導体装置の構造方法に関するも
ので簡単な製作工程で半導体装置の歩留りの向上をはか
るものである。
、その半導体単結晶に例えば電界効果トランジスタなど
の半導体素子を有する半導体装置の構造方法に関するも
ので簡単な製作工程で半導体装置の歩留りの向上をはか
るものである。
従来から絶縁性単結晶基板上に半導体単結晶を成長させ
たものとして、５Ｏ８（ＳＩＬＩＣＯＮ ０ＮＳＡＰＰ
ＨＩＲＥ）が知られている。
たものとして、５Ｏ８（ＳＩＬＩＣＯＮ ０ＮＳＡＰＰ
ＨＩＲＥ）が知られている。
これは絶縁性単結晶基板であるサファイア基板上に半導
体であるシリコン単結晶を成長させ、そのシリコンの一
部を化学エツチングなどで除去して、サファイア基板上
にシリコンを島状即ちメサ状に残し、このメサ状のシリ
コンに例えば電界効果トランジスタなどを作製する。
体であるシリコン単結晶を成長させ、そのシリコンの一
部を化学エツチングなどで除去して、サファイア基板上
にシリコンを島状即ちメサ状に残し、このメサ状のシリ
コンに例えば電界効果トランジスタなどを作製する。
従って、ＳＯ８による半導体装置は素子間の電気的な分
離が容易かつ完全であり、周波数特性にすぐれるなど数
々の特徴を有するが、サファイア基板表面とシリコン表
面との間に段差があるため、サファイア基板上の複数個
の素子相互間の又は外部との電気的接続をとるためのア
ルミニウム（Ａ７ ）薄膜による配線がメサの肩の部分
で断線しやすく半導体装置の歩留りの低下をまねく原因
となるばかりでなく、周知の技術であるフヤトエッチン
グの際の精度が劣化し、微細加工が不可能となり、集積
回路の集積度の向上に制限が生じていた。
離が容易かつ完全であり、周波数特性にすぐれるなど数
々の特徴を有するが、サファイア基板表面とシリコン表
面との間に段差があるため、サファイア基板上の複数個
の素子相互間の又は外部との電気的接続をとるためのア
ルミニウム（Ａ７ ）薄膜による配線がメサの肩の部分
で断線しやすく半導体装置の歩留りの低下をまねく原因
となるばかりでなく、周知の技術であるフヤトエッチン
グの際の精度が劣化し、微細加工が不可能となり、集積
回路の集積度の向上に制限が生じていた。
このアルミニウム配線の断線を防止する方法として、基
板及びシリコンのメサ状部分の全面にわたって絶縁物の
薄膜（例えば気相反応を利用した二酸化シリコン膜）を
付着させメサの肩の部分の角度をやわらげるなどいろい
ろ提案はされているが、サファイア基板とシリコンとの
表面の段差は依然として存在し本質的な解決には至って
いない。
板及びシリコンのメサ状部分の全面にわたって絶縁物の
薄膜（例えば気相反応を利用した二酸化シリコン膜）を
付着させメサの肩の部分の角度をやわらげるなどいろい
ろ提案はされているが、サファイア基板とシリコンとの
表面の段差は依然として存在し本質的な解決には至って
いない。
以下にこれらの様子を第１図乃至第５図で説明する。
絶縁性単結晶基板（以下基板と略称する）１のある一方
の全面に例えば周知のエピタキシアル法などにより半導
体単結晶の薄膜（以下半導体フィルムと略称する）２を
付着させ（第１図）周知のフォトエツチング技術及び半
導体フィルムのエツチング技術などを用いて、半導体フ
ィルムの一部を除去し、他の部分を島状に即ちメサ状に
残す（第２図）。
の全面に例えば周知のエピタキシアル法などにより半導
体単結晶の薄膜（以下半導体フィルムと略称する）２を
付着させ（第１図）周知のフォトエツチング技術及び半
導体フィルムのエツチング技術などを用いて、半導体フ
ィルムの一部を除去し、他の部分を島状に即ちメサ状に
残す（第２図）。
このメサ状の半導体フィルム２に周知の半導体素子作製
技術を用いて半導体素子を作る（第３図）。
技術を用いて半導体素子を作る（第３図）。
第３図において、３は不純物を拡散した半導体フィルム
、５１はゲート酸化膜４１上に形成したゲート電極、５
２．５３は半導体素子のドレイン或いソース電極より二
酸化シリコン層４２上に伸びるアルミニウム等の配線で
ある。
、５１はゲート酸化膜４１上に形成したゲート電極、５
２．５３は半導体素子のドレイン或いソース電極より二
酸化シリコン層４２上に伸びるアルミニウム等の配線で
ある。
この場合、成長させる半導体フィルム２の結晶学的な面
方向を適当に定めればメサの側面は半導体フィルムのエ
ツチングの面方向依存性によりミラー指数の低指数であ
られせるある結晶面があられれその面と基板表面及び半
導体フィルムの表面とのなす角度（ｄ２．ｄｌ）は結晶
構造学的考案を加えれば容易に計算で求められる。
方向を適当に定めればメサの側面は半導体フィルムのエ
ツチングの面方向依存性によりミラー指数の低指数であ
られせるある結晶面があられれその面と基板表面及び半
導体フィルムの表面とのなす角度（ｄ２．ｄｌ）は結晶
構造学的考案を加えれば容易に計算で求められる。
例えば、半導体フィルム２として（ｉｏｏ）の面方向を
もったシリコン（Ｓｉ）を成長させ、水酸化カリウム（
ＫＯＨ）水溶液などでエツチングしメサ状にするとメサ
の側面は（ｉｉｉ）の方位をもった面でかこまれ、その
角度は（第４図）に示す如く肩の部分即ち半導体表面と
なす角度α１は約１２５．３°、裾の部分即ち基板１と
なす角度α２は約５４．７°となることが知られている
。
もったシリコン（Ｓｉ）を成長させ、水酸化カリウム（
ＫＯＨ）水溶液などでエツチングしメサ状にするとメサ
の側面は（ｉｉｉ）の方位をもった面でかこまれ、その
角度は（第４図）に示す如く肩の部分即ち半導体表面と
なす角度α１は約１２５．３°、裾の部分即ち基板１と
なす角度α２は約５４．７°となることが知られている
。
しかし実際にはフォトエッチの精度、半導体フィルムの
エツチングの仕方などによって第５図に示す如くメサの
肩の部分などにガケ状の段差６が生じ、この様な部分で
内部配線５などに使用するアルミニウムが断線しやすく
、素子の歩留り低下の原因となっていた。
エツチングの仕方などによって第５図に示す如くメサの
肩の部分などにガケ状の段差６が生じ、この様な部分で
内部配線５などに使用するアルミニウムが断線しやすく
、素子の歩留り低下の原因となっていた。
本発明は上記従来の欠点を除去するものであり以下第６
図乃至第９図に示す実施例と共に本発明の詳細な説明す
る。
図乃至第９図に示す実施例と共に本発明の詳細な説明す
る。
先ず基板１の全面又は一部に、この基板の一部にエツチ
ングなどで孔をあける際のマスクとして使用する他の材
料（以下マスク材料という）７を付着する。
ングなどで孔をあける際のマスクとして使用する他の材
料（以下マスク材料という）７を付着する。
マスク材料７の一例としてＣＶＤ（ＣＨ−ＥＭＩＣＡＬ
ＶＡＰＯＲＤＥＰＯ８ＩＴＩＯＮ ）法ニヨる二酸化
シリコン（ＳｉＯ□）がある。
ＶＡＰＯＲＤＥＰＯ８ＩＴＩＯＮ ）法ニヨる二酸化
シリコン（ＳｉＯ□）がある。
そして周知のフォトエツチング技術及びマスク材料のエ
ツチング技術を用いて、マスク材料７の一部を除去しく
第６図）、残ったマスク材料７をマスクとして、露出し
ている基板１をエツチングし、基板１の一部に孔８をあ
ける（第７図）。
ツチング技術を用いて、マスク材料７の一部を除去しく
第６図）、残ったマスク材料７をマスクとして、露出し
ている基板１をエツチングし、基板１の一部に孔８をあ
ける（第７図）。
この孔８の部分に半導体単結晶２を成長させる。
例えばモノシラン（ＳｉＨ４）の熱分解法によるシリコ
ン単結晶を約１０００℃位の温度で成長させる。
ン単結晶を約１０００℃位の温度で成長させる。
基板に孔をあけるときに用いたマスク材料７を付けたま
ま半導体単結晶２を成長させるとき、その成長条件を適
当にえらべば孔８の部分にのみ半導体単結晶２を成長さ
せることが出来る。
ま半導体単結晶２を成長させるとき、その成長条件を適
当にえらべば孔８の部分にのみ半導体単結晶２を成長さ
せることが出来る。
又他の成）長条性を用いれば、孔８の部分には単結晶マ
スク材料７の上には多結晶が成長するが、マスク材料７
を除去すると同時にこの多結晶は取りのぞかれ、等測的
に孔８の部分にのみ成長させたのと同等となる（第８図
）。
スク材料７の上には多結晶が成長するが、マスク材料７
を除去すると同時にこの多結晶は取りのぞかれ、等測的
に孔８の部分にのみ成長させたのと同等となる（第８図
）。
そしてこの半導体単結晶部分２、に周知の半導体素子作
製技術を用いて素子を作製する（第９図）。
製技術を用いて素子を作製する（第９図）。
第９図において、第３図に対応する部分は同一符号で示
す。
す。
上記孔８の部分に半導体単結晶２を成長させる：際に半
導体単結晶２の厚さを制御すれば基板１の表面との段差
をすくなくすることが出来るし、孔８の深さと同じにす
れば凹凸のない平滑な表面をもった基板１をうろことが
出来る。
導体単結晶２の厚さを制御すれば基板１の表面との段差
をすくなくすることが出来るし、孔８の深さと同じにす
れば凹凸のない平滑な表面をもった基板１をうろことが
出来る。
従って第５図に示すような従来の技術による素子の配線
の断線、は本発明にては生じ得ず素子の歩留りは大巾に
向上する。
の断線、は本発明にては生じ得ず素子の歩留りは大巾に
向上する。
次に本発明の実施態様の具体例を示す。
絶縁性基板１として直径約４０朋厚さ約０．３ ｍｍの
円板状のサファイア（α−Ａ１２０３）を用い、その［
表面にモノシラン（ＳｉＨ４）と酸素（０□）の気相反
応を利用して二酸化シリコン（ＳｉＯ□）膜を０．５μ
ｍ〜１μｍ程度付着させ、マスク材料７とする。
円板状のサファイア（α−Ａ１２０３）を用い、その［
表面にモノシラン（ＳｉＨ４）と酸素（０□）の気相反
応を利用して二酸化シリコン（ＳｉＯ□）膜を０．５μ
ｍ〜１μｍ程度付着させ、マスク材料７とする。
そしてフッ酸（ＨＦ）−フッ化アンモニウム（ＮＨ４Ｆ
）系のエツチング液を用いてマスク材、料７である二酸
化シリコン膜の一部を除去し基板のサファイア表面を露
出せしめる。
）系のエツチング液を用いてマスク材、料７である二酸
化シリコン膜の一部を除去し基板のサファイア表面を露
出せしめる。
残った二酸化シリコン膜をマスクとして熱リン酸中で基
板のサファイアの露出した部分をエツチングする。
板のサファイアの露出した部分をエツチングする。
例えばリン酸（ＨａＰ０４） ２５０℃位で約０．５ｐ
ｍ／ｈｒ；のエツチング量であった。
ｍ／ｈｒ；のエツチング量であった。
しかる後にモノシランの熱分解を利用しシリコン（Ｓｌ
）単結晶２を孔８の部分にエピタキシアル成長させる。
）単結晶２を孔８の部分にエピタキシアル成長させる。
マスク材料の二酸化シリコンをつけたま＼シリコンを成
長させる際、成長条件を適当に定めれば孔８の部分にの
みシリコン単結晶を成長させることが出来る。
長させる際、成長条件を適当に定めれば孔８の部分にの
みシリコン単結晶を成長させることが出来る。
例えば温度１０３０℃において孔の部分でのシリコンの
成長速度は約２μｍ／―であった。
成長速度は約２μｍ／―であった。
この孔の部分に成長させたシリコン単結晶に周知の半導
体素子作製技術でＰチャネルのＭＯ８型電界効果トラン
ジスタを作製する。
体素子作製技術でＰチャネルのＭＯ８型電界効果トラン
ジスタを作製する。
以上の実施例では基板１としてサファイア（α−Ａ７２
０３）を用いているが、例えばスピネルなどその上に半
導体単結晶２が成長蓋るもめなら何でも良いことは明ら
かである。
０３）を用いているが、例えばスピネルなどその上に半
導体単結晶２が成長蓋るもめなら何でも良いことは明ら
かである。
又マスク材料７も基板１に孔８をあける方法（例えば化
学エツチング）に耐えうるものなら何でも良く、その材
質付着方法、エツチング方法などに特に制限はない。
学エツチング）に耐えうるものなら何でも良く、その材
質付着方法、エツチング方法などに特に制限はない。
基板１のエツチング方法も実施例に示した熱リン酸によ
る化学エツチングの他エツチング方法に特に制限はない
。
る化学エツチングの他エツチング方法に特に制限はない
。
成長させる半導体２もモノシランの熱分解によるシリコ
ン（Ｓｉ）を例にとったがその他の成長法によるシリコ
ンでも良くさらにゲルマニウム（Ｇｅ）などの単元素半
導体のみならず化合物半導体でも良く、又半導体以外の
材料などその種類及び成長方法などに制限はない。
ン（Ｓｉ）を例にとったがその他の成長法によるシリコ
ンでも良くさらにゲルマニウム（Ｇｅ）などの単元素半
導体のみならず化合物半導体でも良く、又半導体以外の
材料などその種類及び成長方法などに制限はない。
又、この部分に作る素子もＭＯ８型電界効果トランジス
タを例にあげたがそれに限らず他の電界効果素子、バイ
ポーラ素子、発光受光素子、圧電素子など通常の半導体
素子ならなんでも良く、複数個の素子を同一基板上につ
くるとき同種の素子でも異種の素子でも良い。
タを例にあげたがそれに限らず他の電界効果素子、バイ
ポーラ素子、発光受光素子、圧電素子など通常の半導体
素子ならなんでも良く、複数個の素子を同一基板上につ
くるとき同種の素子でも異種の素子でも良い。
□これまでの説明は基板のある一方の表面に素子を作る
例につき行なったが、基板の両面に素子を作る場合でも
全く同様である。
例につき行なったが、基板の両面に素子を作る場合でも
全く同様である。
さらに内部配線としてアルミニウム単一の金属を用いた
例をあげたが、例えばチタン（Ｔｉ ）−ニッケル（Ｎ
ｉ ）−金（Ａｕ）の様な多重金属膜を内部配線に用い
た場合でも本発明の特徴がいかんなく発揮され、断線の
発生がおさえられ、素子の歩留りの向上が可能であるこ
とは言うまでもない。
例をあげたが、例えばチタン（Ｔｉ ）−ニッケル（Ｎ
ｉ ）−金（Ａｕ）の様な多重金属膜を内部配線に用い
た場合でも本発明の特徴がいかんなく発揮され、断線の
発生がおさえられ、素子の歩留りの向上が可能であるこ
とは言うまでもない。
従って本発明によれば絶縁性単結晶表面と、この上に成
長させる半導体単結晶の表面との段差を皆無にするか少
くすることができるので、内部配線の断線が防止でき、
簡単な製作工程で半導体装置の歩留りを飛躍的に向上さ
せることができる。
長させる半導体単結晶の表面との段差を皆無にするか少
くすることができるので、内部配線の断線が防止でき、
簡単な製作工程で半導体装置の歩留りを飛躍的に向上さ
せることができる。
特に絶縁性基板の凹部のみに半導体単結晶を選択的に成
長させているため、成長後に不要な単結晶部分を除去す
る工程を挿入する必要がなく、半導体装置製造のための
工程が簡単になる。
長させているため、成長後に不要な単結晶部分を除去す
る工程を挿入する必要がなく、半導体装置製造のための
工程が簡単になる。
第１図乃至第５図は、従来技術の説明図、第６図乃至第
９図は本発明による素子の製造工程を示す概略図である
。 図中、１は絶縁性単結晶基板、２は半導体単結晶、７は
マスク材料、８は孔である。
９図は本発明による素子の製造工程を示す概略図である
。 図中、１は絶縁性単結晶基板、２は半導体単結晶、７は
マスク材料、８は孔である。
Claims (1)
- １ 絶縁性単結晶基板の片面上又は両面上に成長させた
半導体単結晶に半導体素子を作成した半導体装置の製造
方法において、上記絶縁性単結晶基板の一部に凹部をう
がち、該凹部の部分のみに凹部の周辺とほぼ平面が揃う
状態に窪み内に半導体単結晶を成長させ、該半導体単結
晶に半導体素子を形成し、半導体単結晶の表面と絶縁性
単結晶基板の表面との段差を無くするか少なくすること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51089860A JPS5819130B2 (ja) | 1976-07-27 | 1976-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51089860A JPS5819130B2 (ja) | 1976-07-27 | 1976-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5315089A JPS5315089A (en) | 1978-02-10 |
| JPS5819130B2 true JPS5819130B2 (ja) | 1983-04-16 |
Family
ID=13982527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51089860A Expired JPS5819130B2 (ja) | 1976-07-27 | 1976-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819130B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101962A (ja) * | 1983-11-07 | 1985-06-06 | Seiko Epson Corp | 半導体素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056886A (ja) * | 1973-09-14 | 1975-05-17 |
-
1976
- 1976-07-27 JP JP51089860A patent/JPS5819130B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056886A (ja) * | 1973-09-14 | 1975-05-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5315089A (en) | 1978-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4361600A (en) | Method of making integrated circuits | |
| JPH04137723A (ja) | 半導体積層基板の製造方法 | |
| US4579625A (en) | Method of producing a complementary semiconductor device with a dielectric isolation structure | |
| JPS5819130B2 (ja) | 半導体装置の製造方法 | |
| JPS6015155B2 (ja) | 半導体装置の製造方法 | |
| JPH05304202A (ja) | 半導体装置の製造方法 | |
| US20080045023A1 (en) | Method for manufacturing semiconductor device, and semiconductor device | |
| JPS60193324A (ja) | 半導体基板の製造方法 | |
| JPH01307241A (ja) | 半導体装置の製造方法 | |
| JPS5931865B2 (ja) | 半導体装置 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JPH0348657B2 (ja) | ||
| JPH0612757B2 (ja) | Ｓｏｉ膜の製造方法 | |
| JPS5893252A (ja) | 半導体装置及びその製造方法 | |
| JPH07183372A (ja) | 半導体基板の作成方法 | |
| JPH0258248A (ja) | 半導体装置の製造方法 | |
| JPH0669024B2 (ja) | 半導体装置の製造方法 | |
| JPS582040A (ja) | 半導体装置の製造方法 | |
| JPH0332232B2 (ja) | ||
| JPH0666275B2 (ja) | 半導体装置の製造方法 | |
| JPS5951545A (ja) | 半導体装置 | |
| JPS583272A (ja) | 半導体装置の製造方法 | |
| JPH01189914A (ja) | 半導体装置の製造方法 | |
| JPS6294954A (ja) | 半導体集積回路の製造方法 | |
| JPH0399421A (ja) | Ｓｏｉ構造の形成方法 |