JPS58169248A - 入力条件セレクタ付プログラムカウンタ制御方式 - Google Patents
入力条件セレクタ付プログラムカウンタ制御方式Info
- Publication number
- JPS58169248A JPS58169248A JP57052093A JP5209382A JPS58169248A JP S58169248 A JPS58169248 A JP S58169248A JP 57052093 A JP57052093 A JP 57052093A JP 5209382 A JP5209382 A JP 5209382A JP S58169248 A JPS58169248 A JP S58169248A
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- JP
- Japan
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- output
- selector
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（−発明の技術分野
本発明社入力条件セレクタ付プログラムカウンタ制御園
路に＊Ｊ）、直装メモリアクセス（以下ＤＭＡと称す）
要求時、セレクタへ入゛力する被数ビットの条件分岐用
の７ラグを、ＤＭＡｔ’求直前の状態に確実に保持する
入力条件セレクタ付プログラムカウンタ制御方式に関す
る０ Ｔｏ）技術の背景 入力条件セレクタ付プログラムカランタとは、本特許出
願人が５７年に４１許出願した、入カー件セレクタ付頓
序回路を、プログラムカウンタとして使用したもので、
入力条件セレクタ付屓序回路の概要は、読出専用メ毫り
（以下ＲＯＭと称す）と７リツプフロツプ（以下ＦＦと
称すンで構成され、該ＦＦ４Ｄ出力が現状態の出力で、
これと、複数ビットの入力条件を、該ＲＯＭＫ入力し、
その出力が次の状愚の出力−となる績序回路に、該複数
ビットの入力条件の中から所定の１ビツトを選択するセ
レクタと、この選択をする九め”の選択信号を出力する
手段を誼ＲＯＭＫ設け、選択され光１ビットを峡ＲＯＭ
の入力条件と讐るこ七で該ＲＯＭの容量を小さく出来る
ものである。本発明はこの入力条件セレクタ付プログラ
ムカウンタの制御方式に関するものである。
路に＊Ｊ）、直装メモリアクセス（以下ＤＭＡと称す）
要求時、セレクタへ入゛力する被数ビットの条件分岐用
の７ラグを、ＤＭＡｔ’求直前の状態に確実に保持する
入力条件セレクタ付プログラムカウンタ制御方式に関す
る０ Ｔｏ）技術の背景 入力条件セレクタ付プログラムカランタとは、本特許出
願人が５７年に４１許出願した、入カー件セレクタ付頓
序回路を、プログラムカウンタとして使用したもので、
入力条件セレクタ付屓序回路の概要は、読出専用メ毫り
（以下ＲＯＭと称す）と７リツプフロツプ（以下ＦＦと
称すンで構成され、該ＦＦ４Ｄ出力が現状態の出力で、
これと、複数ビットの入力条件を、該ＲＯＭＫ入力し、
その出力が次の状愚の出力−となる績序回路に、該複数
ビットの入力条件の中から所定の１ビツトを選択するセ
レクタと、この選択をする九め”の選択信号を出力する
手段を誼ＲＯＭＫ設け、選択され光１ビットを峡ＲＯＭ
の入力条件と讐るこ七で該ＲＯＭの容量を小さく出来る
ものである。本発明はこの入力条件セレクタ付プログラ
ムカウンタの制御方式に関するものである。
（ａ） 従来技術と問題点
第１図は従来例の入力条件セレクタ付プログラムカウン
タの制御回路の要部のブロック図、第２図は第１図の各
部のタイムチャートを示すもので、囚はクロック、（６
）はＤＭＡ要求信号、０はＦＦ８の出力、０はＦＦ３へ
のりｑツク、（ト）はプログラムアドレス（ＲＯＭ４へ
の入力）的はプログラム命令出力（ＲＯＭ４の出力）、
Ｑは複数ビットの条件分岐用フラグ、０はＤＭＡ許可信
号である０図中１は入力条件セレクタ付プログラムカウ
ンタ、２はＲＯＭ、３．８はＦＦ％ ４はプログラムの
入ってｉるＲＯＭ、５はセレクタ、６はアンド回路、７
はノット回路、９はｊ！＃１回路を示す０この回路では
、８２図＠Ｏ如＜ Ｄ ＭＡＩ！求信号がくると、ＦＦ
８の出力は半周期おくれて０の如（ＤＭＡ処壜中は１１
１ｍの出力となっている０この信号と、アンド回路８＆
Ｃより、０）の如（ＦＦ３へすｈｅ又−７ＪＰ？８０１
７］で、Ｆ）＋２）如＜ＲＯＭ４の出力をＮＯ・０ＰＥ
ＲＡＴＩＯＮの命令とし、プロＮＯ，１，ＮＯ，２，Ｎ
Ｏ，３はプログラムアドレスのＮＯ，１，ＮＱ ２．
Ｎｏ、 ３ Ｋ対応し、ＮＯＰはＮｏ−ＯＰＥｆＬＡ’
ｌ’ＩＯＮを示す。ＦＦ３へのりｐツクが止まるのでセ
レクタ５の出力である複数ビットの条件分岐フラグは（
ａＫ示す如＜、ＤＭＡ許可がおりＤＭＡ実行の直前の、
ＮＯ，４Ｏ状虐で止まる０ΩＯＮα２． ＮＱａｌＮｏ
、４は上記プログラムアドレ逼延鑓路９によりｌ命令の
実行時間遷れて出力されるｏ Ｄ Ｍ Ａ ’ｊ＆ ４
が終われば、り四ツクがＦＦ３に送られ、ＤＭＡ実行直
前の状雇から継続して動作する・しかし、ＤＭＡ’ｊｌ
ｉ！行中に、前止まってｉるＮｏ、４の複数ビットの条
件分岐用フラグがかわることがある０この九め、セレク
タ５の出力０１ビツトの条件分岐用７ラダもかわＪ）、
ＤＭム処場が終わった時は、ＤＭＡ実行直前の状態から
継続り、て動作をしなければならないのく、異つ九動作
をし、継続動作が出来ない欠点があるＯ（４発明の目的 本発明の目的は上記の欠点をなくＬ、ＤＭＡ処理完了後
確束に、ＤＭＡ実行直前の状態から、継続動作が可能な
入力条件セレクタ付プログラムカウンタ制一方式の提供
にある０ （→ 発明の構成 本発明は上記の目的ｔ◆成するために、入力条件セレタ
タ付プｑグラムカクンタ制御回路において、セレクタへ
入力する複数ピッ）０条件分岐用フラグを保持するツリ
ツブフロップを具備し・）仏要求時、ＤＭＡ許可を与え
る遍嬌回路の出力で該フリップフロップへのクロックを
止め、ＤＭＡ’４行直前の咳複欽ビット０ＩＩｄ＋分岐
用フラグを保持し、ＤＭＡ実行中にかわることのないよ
うにし九ことｔＩ！Ｉ＃黴とする。
タの制御回路の要部のブロック図、第２図は第１図の各
部のタイムチャートを示すもので、囚はクロック、（６
）はＤＭＡ要求信号、０はＦＦ８の出力、０はＦＦ３へ
のりｑツク、（ト）はプログラムアドレス（ＲＯＭ４へ
の入力）的はプログラム命令出力（ＲＯＭ４の出力）、
Ｑは複数ビットの条件分岐用フラグ、０はＤＭＡ許可信
号である０図中１は入力条件セレクタ付プログラムカウ
ンタ、２はＲＯＭ、３．８はＦＦ％ ４はプログラムの
入ってｉるＲＯＭ、５はセレクタ、６はアンド回路、７
はノット回路、９はｊ！＃１回路を示す０この回路では
、８２図＠Ｏ如＜ Ｄ ＭＡＩ！求信号がくると、ＦＦ
８の出力は半周期おくれて０の如（ＤＭＡ処壜中は１１
１ｍの出力となっている０この信号と、アンド回路８＆
Ｃより、０）の如（ＦＦ３へすｈｅ又−７ＪＰ？８０１
７］で、Ｆ）＋２）如＜ＲＯＭ４の出力をＮＯ・０ＰＥ
ＲＡＴＩＯＮの命令とし、プロＮＯ，１，ＮＯ，２，Ｎ
Ｏ，３はプログラムアドレスのＮＯ，１，ＮＱ ２．
Ｎｏ、 ３ Ｋ対応し、ＮＯＰはＮｏ−ＯＰＥｆＬＡ’
ｌ’ＩＯＮを示す。ＦＦ３へのりｐツクが止まるのでセ
レクタ５の出力である複数ビットの条件分岐フラグは（
ａＫ示す如＜、ＤＭＡ許可がおりＤＭＡ実行の直前の、
ＮＯ，４Ｏ状虐で止まる０ΩＯＮα２． ＮＱａｌＮｏ
、４は上記プログラムアドレ逼延鑓路９によりｌ命令の
実行時間遷れて出力されるｏ Ｄ Ｍ Ａ ’ｊ＆ ４
が終われば、り四ツクがＦＦ３に送られ、ＤＭＡ実行直
前の状雇から継続して動作する・しかし、ＤＭＡ’ｊｌ
ｉ！行中に、前止まってｉるＮｏ、４の複数ビットの条
件分岐用フラグがかわることがある０この九め、セレク
タ５の出力０１ビツトの条件分岐用７ラダもかわＪ）、
ＤＭム処場が終わった時は、ＤＭＡ実行直前の状態から
継続り、て動作をしなければならないのく、異つ九動作
をし、継続動作が出来ない欠点があるＯ（４発明の目的 本発明の目的は上記の欠点をなくＬ、ＤＭＡ処理完了後
確束に、ＤＭＡ実行直前の状態から、継続動作が可能な
入力条件セレクタ付プログラムカウンタ制一方式の提供
にある０ （→ 発明の構成 本発明は上記の目的ｔ◆成するために、入力条件セレタ
タ付プｑグラムカクンタ制御回路において、セレクタへ
入力する複数ピッ）０条件分岐用フラグを保持するツリ
ツブフロップを具備し・）仏要求時、ＤＭＡ許可を与え
る遍嬌回路の出力で該フリップフロップへのクロックを
止め、ＤＭＡ’４行直前の咳複欽ビット０ＩＩｄ＋分岐
用フラグを保持し、ＤＭＡ実行中にかわることのないよ
うにし九ことｔＩ！Ｉ＃黴とする。
（Ｏ発明の実施例
以下本発明の１実施ＭＫつき図に従って説明する・第３
図は本発明の実施例の入力条件セレクタ付プログラムカ
クンタ制御回路０１！部のブロック図、第４ＷＪは第３
図の各部のタイムチャートで、（至）はりｐツク、（至
）はＤＭＡ許可信号、（ＱａＦＦｔ。
図は本発明の実施例の入力条件セレクタ付プログラムカ
クンタ制御回路０１！部のブロック図、第４ＷＪは第３
図の各部のタイムチャートで、（至）はりｐツク、（至
）はＤＭＡ許可信号、（ＱａＦＦｔ。
へのクロックである。
図中ｊｌＥ１図と同一機能のものは同一記号で示すＯｌ
ＯはＦＦ、１１はアンド回路を示す。
ＯはＦＦ、１１はアンド回路を示す。
第３図で第１図と異表る点は、複数ビットの条件分岐用
フラグを保持するＦＦｌ０と、ＦＦｌ０ヘノク藁ツクを
制御する丸めのアンド回路１１を設けた点のみであり、
通常の動作は第１図の説明と同じであるｏＤＭＡｔｌＤ
ＭＡ許可信号＠に示すｔＩ？きＤＭＡ許可信号を出力す
、！遅延回路９の出力管、アンド回路１１に７１０え、
（Ｑに示す如（、ＦＦ１０へのクロック今止め、ＦＦＩ
Ｏにて、ＤＭＡ実行直前の、複数ビットの条件分岐用
フラグを保持さすにのことにより、ＤＭＡ実行中に該条
件分岐用フラグは変化することはない。
フラグを保持するＦＦｌ０と、ＦＦｌ０ヘノク藁ツクを
制御する丸めのアンド回路１１を設けた点のみであり、
通常の動作は第１図の説明と同じであるｏＤＭＡｔｌＤ
ＭＡ許可信号＠に示すｔＩ？きＤＭＡ許可信号を出力す
、！遅延回路９の出力管、アンド回路１１に７１０え、
（Ｑに示す如（、ＦＦ１０へのクロック今止め、ＦＦＩ
Ｏにて、ＤＭＡ実行直前の、複数ビットの条件分岐用
フラグを保持さすにのことにより、ＤＭＡ実行中に該条
件分岐用フラグは変化することはない。
従ってＤＭＡ処理終了後確実に継続処理が実行出来る。
（ω 発明の効果
以上詳細Ｋａｔ明せる如く、本発明によれば、１怯処理
完了後、ＤＭＡ要求直前の状態から、確実に継続処理が
出来る効果がある・
完了後、ＤＭＡ要求直前の状態から、確実に継続処理が
出来る効果がある・
第１図は従来例の入力条件セレクタ付１日グラムカウン
タの制御回路の要部のプ四ツク図、第２図は第１図の各
部のタイムチャート、第３図は本図中１は入力条件セレ
クタ付プログラムカウンタ、２ｉｉＲＯＭ、３，８．１
０はＦＦ、４はプログラムの入っている８０Ｍ％ ５は
セレクタ、６゜１１はアンド回路、７はノット回路、９
は遅延回路である。 第 １ 図 第２ 図 （Ｄ） ＦＦ３ａりＤツク （Ｈ） Ｃ１ＭＡ１１Ｆ可信号 第 ３ 図
タの制御回路の要部のプ四ツク図、第２図は第１図の各
部のタイムチャート、第３図は本図中１は入力条件セレ
クタ付プログラムカウンタ、２ｉｉＲＯＭ、３，８．１
０はＦＦ、４はプログラムの入っている８０Ｍ％ ５は
セレクタ、６゜１１はアンド回路、７はノット回路、９
は遅延回路である。 第 １ 図 第２ 図 （Ｄ） ＦＦ３ａりＤツク （Ｈ） Ｃ１ＭＡ１１Ｆ可信号 第 ３ 図
Claims (1)
- 直接メモリアクセス要求時、この信号を保持する第１の
７リツプフロツプの出力で、プログラムカウンタへのク
ロックを止めると共に、該プログラムカウンタで指示す
る命令を不動作に切換え、かつ蚊第１のフリップフロッ
プの出力を遅延せしめる遅延回路の出力を、直接メモリ
アクセス許可信号とする入力φ件セレクタ付プログラム
カウンタ制御回路において、セレクタへ入力する、複数
ビットの条件分岐用フラグを保持する第２Ｏ７リツプ７
０ツブを具備し、直接メモリアクセス要求時、咳遅延回
路の出力で、骸第２の７リツプフロツプへのクロックを
止めることを特徴とする人力条件セレクタ付プログラム
カウンタ制御方式０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052093A JPS58169248A (ja) | 1982-03-30 | 1982-03-30 | 入力条件セレクタ付プログラムカウンタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052093A JPS58169248A (ja) | 1982-03-30 | 1982-03-30 | 入力条件セレクタ付プログラムカウンタ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169248A true JPS58169248A (ja) | 1983-10-05 |
| JPS6156812B2 JPS6156812B2 (ja) | 1986-12-04 |
Family
ID=12905215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052093A Granted JPS58169248A (ja) | 1982-03-30 | 1982-03-30 | 入力条件セレクタ付プログラムカウンタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169248A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111872A (ja) * | 1984-05-31 | 1986-01-20 | Fujitsu Ltd | 半導体集積回路 |
| JPS6191752A (ja) * | 1984-10-11 | 1986-05-09 | Nec Corp | マイクロコンピユ−タ |
| JPS62103749A (ja) * | 1985-07-05 | 1987-05-14 | Nec Corp | Ｄｍａコントロ−ラ |
-
1982
- 1982-03-30 JP JP57052093A patent/JPS58169248A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111872A (ja) * | 1984-05-31 | 1986-01-20 | Fujitsu Ltd | 半導体集積回路 |
| JPS6191752A (ja) * | 1984-10-11 | 1986-05-09 | Nec Corp | マイクロコンピユ−タ |
| JPS62103749A (ja) * | 1985-07-05 | 1987-05-14 | Nec Corp | Ｄｍａコントロ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6156812B2 (ja) | 1986-12-04 |
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