JPS58102539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58102539A JPS58102539A JP20124281A JP20124281A JPS58102539A JP S58102539 A JPS58102539 A JP S58102539A JP 20124281 A JP20124281 A JP 20124281A JP 20124281 A JP20124281 A JP 20124281A JP S58102539 A JPS58102539 A JP S58102539A
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本尭明は半導体装置の製造方法に係９１％に％絶縁物理
め込み層の形成方ｆ、に関する・（２）技術の背景 半導体の集積（２）路がＬＳＩから超ＬＳＩと集積りｌ
集横密曳も大きくなるにつれ、集積されるデバイスの寸
法はますます微細化される方向にある。
め込み層の形成方ｆ、に関する・（２）技術の背景 半導体の集積（２）路がＬＳＩから超ＬＳＩと集積りｌ
集横密曳も大きくなるにつれ、集積されるデバイスの寸
法はますます微細化される方向にある。
％に、半導体素子のＩｉ！、縁分離においては所Ｍ遍択
酸化かあ〕−これは高集積１配嶽の各易さ１セルフ１ラ
インが使用できる等の特ａｔ有している◎しかしながら
、この選択酸化法では素子寸法の微細化に伴ない、マス
ク下部の酸化膜くい込み（ビークと呼ばれる）Ｋよる寸
法精度の低下及びエッヂ部分での応力による素子領域で
の結晶欠陥の発生等が間−になりてきた・ （３） 従来技術と間融点 従来１上記間融点を解決するために次のような２つの絶
縁物理め込み層形成方法が知られている。
酸化かあ〕−これは高集積１配嶽の各易さ１セルフ１ラ
インが使用できる等の特ａｔ有している◎しかしながら
、この選択酸化法では素子寸法の微細化に伴ない、マス
ク下部の酸化膜くい込み（ビークと呼ばれる）Ｋよる寸
法精度の低下及びエッヂ部分での応力による素子領域で
の結晶欠陥の発生等が間−になりてきた・ （３） 従来技術と間融点 従来１上記間融点を解決するために次のような２つの絶
縁物理め込み層形成方法が知られている。
第１図及び１ｍ２図は従来の絶縁物理め込み層製造工程
及び間融点を示した絶縁物理め込み層断由図である・ 最初Ｋｍ１図の絶縁物理め込み層製造方法を説明するこ
とにする〇 シリコン（Ｓｔ）基板１上に絶縁物理め込み慣、域パタ
ーンがパターニングされたレジスト層２を形成する（第
１図（ａ） ） Ｏ該しジスト層２をマスクとしてエツ
チングして基板ＩＫ［！Ｊ１部３ｆ形成した債、核レジ
スト層２を除去する（ＩＩＬＩＩ（ｂｌ）。次に、気相
成長法により該［！！Ｆ１１１３に二酸化シリコン（８
１０ｎ ）ＮＩＩ４を凹部３を埋めるように成長させ１
Ｎ！！に、Ｍ Ｓ Ｉ Ｏｓ層４上に樹脂層５を該樹脂
層５表向が完全に平坦化するように回転塗布する・しか
しながら、メモリー索子アレイ−と周辺回路間のようＫ
１０μｍ以上の幅を有する絶縁物堆め込みＩｋｉ＆にで
は、ｌ＆！、酸物分離用の溝の幅も当然１０μｍ以上で
あるため側線を塗布しても、樹脂層５０凹部３の中央１
１Ｋｍたる所に窪みができ、平坦とならない（＃！ １
ｍ（ｃｌ ） 。
及び間融点を示した絶縁物理め込み層断由図である・ 最初Ｋｍ１図の絶縁物理め込み層製造方法を説明するこ
とにする〇 シリコン（Ｓｔ）基板１上に絶縁物理め込み慣、域パタ
ーンがパターニングされたレジスト層２を形成する（第
１図（ａ） ） Ｏ該しジスト層２をマスクとしてエツ
チングして基板ＩＫ［！Ｊ１部３ｆ形成した債、核レジ
スト層２を除去する（ＩＩＬＩＩ（ｂｌ）。次に、気相
成長法により該［！！Ｆ１１１３に二酸化シリコン（８
１０ｎ ）ＮＩＩ４を凹部３を埋めるように成長させ１
Ｎ！！に、Ｍ Ｓ Ｉ Ｏｓ層４上に樹脂層５を該樹脂
層５表向が完全に平坦化するように回転塗布する・しか
しながら、メモリー索子アレイ−と周辺回路間のようＫ
１０μｍ以上の幅を有する絶縁物堆め込みＩｋｉ＆にで
は、ｌ＆！、酸物分離用の溝の幅も当然１０μｍ以上で
あるため側線を塗布しても、樹脂層５０凹部３の中央１
１Ｋｍたる所に窪みができ、平坦とならない（＃！ １
ｍ（ｃｌ ） 。
従りて、ｓｌＯ＠層４と樹脂層５のエツチング速度が同
じになるような条件を選んで基板表面が勝山されるまで
エツチングを行なうと、絶縁物堆め込み層の中央部分Ｋ
Ｏ０３μｍ以上の窪みができ、極端な場合Ｓｉ缶層４が
なくなりてしまい基板ｆＩｃ面を平坦化できない（第１
図（ｄ））という間匙がある０次に第２図の絶縁物堆め
込み層ム造方法を貌明することにする。
じになるような条件を選んで基板表面が勝山されるまで
エツチングを行なうと、絶縁物堆め込み層の中央部分Ｋ
Ｏ０３μｍ以上の窪みができ、極端な場合Ｓｉ缶層４が
なくなりてしまい基板ｆＩｃ面を平坦化できない（第１
図（ｄ））という間匙がある０次に第２図の絶縁物堆め
込み層ム造方法を貌明することにする。
Ｂｉ基板１に凹部３を形成し、気相成長法によりするよ
うに回転塗布するまでの工程（第２図（ａｌ）は前者の
製造方法と同じである。この後、樹脂層５の層厚の差を
利用して全面エツチングを施して四部３に対応した部分
のみ樹脂層５を残す（第２図（１）） ） ｏ残された
樹脂層５をエツチングマスクとして凹部３以外の不要な
Ｓ ｉＯｗ ＩＩ ４ ｆ選択的にエツチング除去した
後（第２図（Ｃ１） 、樹脂層５ｆ除去して［１！鰍物
を凹部３に坤め込む（第２図（ｄｉ ） 。
うに回転塗布するまでの工程（第２図（ａｌ）は前者の
製造方法と同じである。この後、樹脂層５の層厚の差を
利用して全面エツチングを施して四部３に対応した部分
のみ樹脂層５を残す（第２図（１）） ） ｏ残された
樹脂層５をエツチングマスクとして凹部３以外の不要な
Ｓ ｉＯｗ ＩＩ ４ ｆ選択的にエツチング除去した
後（第２図（Ｃ１） 、樹脂層５ｆ除去して［１！鰍物
を凹部３に坤め込む（第２図（ｄｉ ） 。
しかしながら、ｓｉＯ＊を気相成長させる際、８１Ｑｍ
層４は凹ｓ３の雨漏で基板１表面の角を中心に円を描い
たように成長するので、４３１４８１１階５にマスクと
して朋ｓ３以外の不要な５ｉｎｓ層４ｔ−エツチングす
る際、爾脂層５０両福部付近の５ｉｎｓ層４は他の部分
に比べて基板ｌ凸Ｓ表面からＳｉＯ禽層４表面までの層
厚が非常に薄く、基板ｌ凸Ｓ表面が車用するまでエツチ
ングすると、マスク両趨部でのＳｉα１曽４には深さ０
．３μｍ以上の溝が形成されるという欠点がある。
層４は凹ｓ３の雨漏で基板１表面の角を中心に円を描い
たように成長するので、４３１４８１１階５にマスクと
して朋ｓ３以外の不要な５ｉｎｓ層４ｔ−エツチングす
る際、爾脂層５０両福部付近の５ｉｎｓ層４は他の部分
に比べて基板ｌ凸Ｓ表面からＳｉＯ禽層４表面までの層
厚が非常に薄く、基板ｌ凸Ｓ表面が車用するまでエツチ
ングすると、マスク両趨部でのＳｉα１曽４には深さ０
．３μｍ以上の溝が形成されるという欠点がある。
Ｌ後表面の平坦化け１、後の素子製造工程或いは配−の
断？！Ｍ１−防止するためＫも８普不可欠である０（４
）発明の目的 本発明の目的は、絶轍分ｌＩ！ｌ＠域の暢が１０μｍ以
上でも絶縁物理め込み層表面に窪みまたは溝が発生しな
い平坦な絶縁物理め込み層形成方法を媛供するにある０ （５）発明の構成 本発明は、絶縁分離を行なうべき基板領域に凹ｓｆａけ
、該凹部に絶縁物を成長させる工程と、該絶縁物の凹ｓ
Ｋのみ該絶縁物をエツチングするときに耐エッチン名性
を示す腺を形成し１鮫耐エツチング族上にを布層を形成
して平坦化する工程と、前記Ｉｅ酸物及び前記塗布層を
エツチングしてｌｌｌｌｌ板基板四部縁物を埋め込み、
前配耐エツチング績管除去する工程とを含んたもの工あ
る０（６）弗明の喪施例 以下、本発明の一実施例を用いて杢発明管祝明すること
にする・＃Ｌ３図は本発明一実施例の製造工程を示した
絶縁物理め込み階動ｉｋ１図である。
断？！Ｍ１−防止するためＫも８普不可欠である０（４
）発明の目的 本発明の目的は、絶轍分ｌＩ！ｌ＠域の暢が１０μｍ以
上でも絶縁物理め込み層表面に窪みまたは溝が発生しな
い平坦な絶縁物理め込み層形成方法を媛供するにある０ （５）発明の構成 本発明は、絶縁分離を行なうべき基板領域に凹ｓｆａけ
、該凹部に絶縁物を成長させる工程と、該絶縁物の凹ｓ
Ｋのみ該絶縁物をエツチングするときに耐エッチン名性
を示す腺を形成し１鮫耐エツチング族上にを布層を形成
して平坦化する工程と、前記Ｉｅ酸物及び前記塗布層を
エツチングしてｌｌｌｌｌ板基板四部縁物を埋め込み、
前配耐エツチング績管除去する工程とを含んたもの工あ
る０（６）弗明の喪施例 以下、本発明の一実施例を用いて杢発明管祝明すること
にする・＃Ｌ３図は本発明一実施例の製造工程を示した
絶縁物理め込み階動ｉｋ１図である。
Ｓｉ基板６０紫子間分離−ｆべｔ！ｉ領域に１１１１１
９μｍ深さ１μｍの四部７ｆ形成し、（第３図（ａ））
回部７での層厚が１μｍとなるように５ｉｎｓ層８を気
相成長させる０次にＳ ｉ Ｏｓ Ｐｅａ ｇ上に５ｉ
Ｏ−をエツチングする時にエツチングされない自橿エツ
チンク祠科、本実施例ではアルミニウム（Ａｎ）ｔＪＬ
空島着して膜厚０．１μｍのＡｊｌ膜９ｆ形成し−１に
基板表面を平坦化する為にフォトレジスト層１０ｆ回転
塗布する。しかしながら、フォトレジスト層ｌＯは凹ｓ
７の幅が１０μｍ以上でそるので該フォトレジスト層７
０四部７の中央部に当たる所に麹みが発生し、六面を完
全に平坦化することはできない（第３図（ｂｌ ） ｏ
次いで１酸集（〇−）フ゛ラズマによりフォトレジスト
層７をＢｌ基板６の凸部に被看しｔ、ｈＬＪｔ展９表面
が露出するまでエツチングし、５ｉｏ一層８のＩｌ！ｌ
ｓＫのみフォトレジストＮＭ１０を残冑させる（錦３図
（Ｃ＋ ）ＯＳム０３層８の凹部に残留したフォトレジ
スト層１０をマスクとして、Ａｎ膜９をリン＃Ｌ（Ｈｓ
ＰＯ−）溶１夜で選択市につ算ットエッチングすると
、５ＩＯｓ層８の凹部にＦｉＡ口０と７オトレジスト層
ｌＯが残留する（第３図（’ｌ ） ｏこの後、再び１
に板表面を平坦化する為に塗布性の材料、本実施例では
ＳＩ倒側線回転置市すると、８１ｃｈ層８の凸部上に１
μｍ％凹鄭に設けられたフォトレジスト層１０上に１．
５μｍの層厚のＢｔ＠脂層１１が形成される◎このとき
、８１０ｗ層８の凹＠にはＡ１膜９と７オトレジスト層
ｌＯが残留している為、基板表向での段差が小さくなり
、Ｓ轟樹脂層１１の表Ｌｌｌは、フォトレジスト層ｌＯ
管第３１Ｗ（ｂｌで形成したときに比べて平坦化できる
（３１１３図（ｅ） ）、尚、重布性の材料としては、
浴剤によって液化し、浴剤會島発させることによって同
化するものを用いる◎Ｓｉ＃脂層８と７オトレジスト層
１０とＢｒ＠脂層１１のエツチング連着が同じになるよ
うな条件、ここでは反応性イオンエツチング法でトリク
ロロメタン（ＣＨ’Ｆ ａ ）ガスを用いて前記層及び
Ｊ１１１８，１０゜１１をＡ１膜９をマスクとしてＳｉ
基叡６が層比するまでエツチングする（總３１ｂ（ｆ）
）ｏ最後ｅｃＡｊｌ膜９を除去すると、ＳＩ基板６の凹
部７ＫＳＩＯ。
９μｍ深さ１μｍの四部７ｆ形成し、（第３図（ａ））
回部７での層厚が１μｍとなるように５ｉｎｓ層８を気
相成長させる０次にＳ ｉ Ｏｓ Ｐｅａ ｇ上に５ｉ
Ｏ−をエツチングする時にエツチングされない自橿エツ
チンク祠科、本実施例ではアルミニウム（Ａｎ）ｔＪＬ
空島着して膜厚０．１μｍのＡｊｌ膜９ｆ形成し−１に
基板表面を平坦化する為にフォトレジスト層１０ｆ回転
塗布する。しかしながら、フォトレジスト層ｌＯは凹ｓ
７の幅が１０μｍ以上でそるので該フォトレジスト層７
０四部７の中央部に当たる所に麹みが発生し、六面を完
全に平坦化することはできない（第３図（ｂｌ ） ｏ
次いで１酸集（〇−）フ゛ラズマによりフォトレジスト
層７をＢｌ基板６の凸部に被看しｔ、ｈＬＪｔ展９表面
が露出するまでエツチングし、５ｉｏ一層８のＩｌ！ｌ
ｓＫのみフォトレジストＮＭ１０を残冑させる（錦３図
（Ｃ＋ ）ＯＳム０３層８の凹部に残留したフォトレジ
スト層１０をマスクとして、Ａｎ膜９をリン＃Ｌ（Ｈｓ
ＰＯ−）溶１夜で選択市につ算ットエッチングすると
、５ＩＯｓ層８の凹部にＦｉＡ口０と７オトレジスト層
ｌＯが残留する（第３図（’ｌ ） ｏこの後、再び１
に板表面を平坦化する為に塗布性の材料、本実施例では
ＳＩ倒側線回転置市すると、８１ｃｈ層８の凸部上に１
μｍ％凹鄭に設けられたフォトレジスト層１０上に１．
５μｍの層厚のＢｔ＠脂層１１が形成される◎このとき
、８１０ｗ層８の凹＠にはＡ１膜９と７オトレジスト層
ｌＯが残留している為、基板表向での段差が小さくなり
、Ｓ轟樹脂層１１の表Ｌｌｌは、フォトレジスト層ｌＯ
管第３１Ｗ（ｂｌで形成したときに比べて平坦化できる
（３１１３図（ｅ） ）、尚、重布性の材料としては、
浴剤によって液化し、浴剤會島発させることによって同
化するものを用いる◎Ｓｉ＃脂層８と７オトレジスト層
１０とＢｒ＠脂層１１のエツチング連着が同じになるよ
うな条件、ここでは反応性イオンエツチング法でトリク
ロロメタン（ＣＨ’Ｆ ａ ）ガスを用いて前記層及び
Ｊ１１１８，１０゜１１をＡ１膜９をマスクとしてＳｉ
基叡６が層比するまでエツチングする（總３１ｂ（ｆ）
）ｏ最後ｅｃＡｊｌ膜９を除去すると、ＳＩ基板６の凹
部７ＫＳＩＯ。
層８が埋め込まれる（８３図（ｇ））・本実施例によれ
ば、凹部７内に形成された５ＩＯｓ層８上の中央部ＫＶ
ｉＡｊｌＪＩＩ！９が設けられているので、基板６の凸
部上に成長したＳｌ０ｍ層８ｔエツチングする際、Ａ１
Ｌｒ層９が保護膜として働き、凹１１１７に坤め込まれ
た８１０ｓ層８表面中央部に窪みが発生することがなか
うた。またＡ１１膜９端酢付近とそれ以外の部分での基
板６凸部表面から８１樹脂層１１表面までの層厚（第３
図（ｅ） ） Ｋ従来のような大きな差が生じない為、
前記層８．１０゜１１をエツチングした時にＡＪ腋９絢
端部付近に生じた溝の深さを０．１／Ｊｍ以下に抑える
ことができた。
ば、凹部７内に形成された５ＩＯｓ層８上の中央部ＫＶ
ｉＡｊｌＪＩＩ！９が設けられているので、基板６の凸
部上に成長したＳｌ０ｍ層８ｔエツチングする際、Ａ１
Ｌｒ層９が保護膜として働き、凹１１１７に坤め込まれ
た８１０ｓ層８表面中央部に窪みが発生することがなか
うた。またＡ１１膜９端酢付近とそれ以外の部分での基
板６凸部表面から８１樹脂層１１表面までの層厚（第３
図（ｅ） ） Ｋ従来のような大きな差が生じない為、
前記層８．１０゜１１をエツチングした時にＡＪ腋９絢
端部付近に生じた溝の深さを０．１／Ｊｍ以下に抑える
ことができた。
（７）発明の効果
本発明によれば、絶縁分離領域の輪が１０μｍ以上でも
絶縁物堆め込み層の中央部に窪みが生じることがなく且
つ溝の深さを０．１μｍ以下に抑えられるという効果が
ある・
絶縁物堆め込み層の中央部に窪みが生じることがなく且
つ溝の深さを０．１μｍ以下に抑えられるという効果が
ある・
ｍ１図及び＃Ｌ２図は従来の絶縁物理め込み層製造工程
管示した絶縁物理め込み階動面図、！ｉ３図は本発明−
実施例のシ造工′＆管示したＪｌ！！縁物理め込み階動
面図である・ １ｓ６１ｄ８’＆槍１４．８はＳｉ〇一層１５は樹脂層
、９はＡｍ換、ｌＯは７オトレジスト層、１１ｔｊ８１
１１脂層 ζ、二よ
管示した絶縁物理め込み階動面図、！ｉ３図は本発明−
実施例のシ造工′＆管示したＪｌ！！縁物理め込み階動
面図である・ １ｓ６１ｄ８’＆槍１４．８はＳｉ〇一層１５は樹脂層
、９はＡｍ換、ｌＯは７オトレジスト層、１１ｔｊ８１
１１脂層 ζ、二よ
Claims (1)
- 絶縁分離を行なうべき基板領域に凹部を設け、１凹５Ｋ
ｌｌｌ！縁物ｔＨ，長させる工程と、該絶縁物の凹１１
にのみ、該絶縁物管エツチングするときＫＩＩ！ｉエツ
チング性管示す膜を形成し、該耐エツチング膜上Ｋｍ布
層を形成して平担化する工程と％前記絶縁物及び前記像
布層管エツチングして劇紀基板凹１１に絶縁物ｔａＩめ
込み、前記耐エツチング膜管除去する工程とを含むこと
を％像とする半導体装置の製造方法・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20124281A JPS58102539A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20124281A JPS58102539A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58102539A true JPS58102539A (ja) | 1983-06-18 |
| JPH0249017B2 JPH0249017B2 (ja) | 1990-10-26 |
Family
ID=16437691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20124281A Granted JPS58102539A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102539A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183531A (ja) * | 1986-02-07 | 1987-08-11 | Nippon Telegr & Teleph Corp <Ntt> | エツチングによる平坦化膜の形成方法 |
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
| JP2020102592A (ja) * | 2018-12-25 | 2020-07-02 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664453A (en) * | 1979-10-31 | 1981-06-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1981
- 1981-12-14 JP JP20124281A patent/JPS58102539A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664453A (en) * | 1979-10-31 | 1981-06-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183531A (ja) * | 1986-02-07 | 1987-08-11 | Nippon Telegr & Teleph Corp <Ntt> | エツチングによる平坦化膜の形成方法 |
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
| JP2020102592A (ja) * | 2018-12-25 | 2020-07-02 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249017B2 (ja) | 1990-10-26 |
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