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JPS58107641A - 半導体装置の封止方法 - Google Patents

半導体装置の封止方法

Info

Publication number
JPS58107641A
JPS58107641A JP20642881A JP20642881A JPS58107641A JP S58107641 A JPS58107641 A JP S58107641A JP 20642881 A JP20642881 A JP 20642881A JP 20642881 A JP20642881 A JP 20642881A JP S58107641 A JPS58107641 A JP S58107641A
Authority
JP
Japan
Prior art keywords
chip
resin
semiconductor device
sealed
bonded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20642881A
Other languages
English (en)
Inventor
Norio Terui
照井 則雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SEIKO KEIYO KOGYO KK
Original Assignee
SEIKO KEIYO KOGYO KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SEIKO KEIYO KOGYO KK filed Critical SEIKO KEIYO KOGYO KK
Priority to JP20642881A priority Critical patent/JPS58107641A/ja
Publication of JPS58107641A publication Critical patent/JPS58107641A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15151Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置の改良に関し、特にその樹脂封止
方法に関するものである。
従来、電子時計、カメラ、その他の半導体装置における
工0チップの封止方法は、謔1図−第2図(a) 、 
(b)K示すように、装置の薄型・小型・工程の簡略化
tiiかるため、はんだバンプ2を有するICチップ1
(7リツプチツプ)を回路パターン5′g1:有する回
路基板4の所定位置に外部加熱(ヒーターツール等)に
より溶融接合させ、上記xO+ツ7’l’i覆うように
樹脂封止していた。その方法Fl、92図・(a) K
示すように7エースダウン接合さnた工Oチップ1の側
面よシ機械的・マニュアル的に液状樹脂5を注入し完全
封止させる方法や、第2図・(b)K示すような回路基
板40所定位置に貫通孔6を設け、液状樹脂5を回路基
板4の裏側より注入させ封止していた。
しかし、上記実装では、注入する樹脂量の一定化が噛れ
ず、樹脂流れ・m脂不足等によシ工程不良を伴い、歩留
り低下とともに、大幅な修正時間に費やしていた・又、
貫通孔r通しての樹脂注入においては、樹脂熱硬化時に
発注するアウトガスが抜けきnず、気泡として残るため
、giIl性の悪い半導体装置となっていた。
本発明は、上記欠点を除去するもので半導体装置の高信
頼かつ、工0チップ封止の簡略化kjlかり、薄型・小
型化実1ik目的とする。
以下、図面と共に本発明の好適な実施例について詳細に
説明する。
第3図(a)(呻は本発明に係る樹脂封止方法における
樹脂印刷形成方法で、il状倒脂15#′iチクソトロ
ビックな特性を有した加熱硬化タイプのエポキシ系樹脂
である。この液状樹脂1st−はんだバンプ12に一有
した工0チップ11の厚みに比例した印刷iスフ20Q
介してICチップ11の外形より[lL1〜[15、■
のすき間D’Jfもたせて、印刷樹脂成形(ステンシル
法)する。この際、液状樹脂はチクソトロビツク性があ
るため短時間の常温下なら印刷形状を保っている。又、
印刷マスク200劇質としては、メタルマスクが好まし
い。更にこの状態で第3区・(c)に示すように、はん
だバンプ12會有するICチップ11を回路パターン1
2に加熱浴融接合する沈め、ヒーターツール50t−直
接ICチップ底面51VC@触させる。このヒーターツ
ール30の温度は、270℃〜300℃の高温下で使用
さnるため、上紀工Cチップ底面51とヒーターツール
30の接触時に、回路基板14・回路パターン13に熱
が伝導され熱硬化タイプである液状樹脂15の粘性が低
下し、表面張力作用により高温下のICチップ11にす
い込まれる。この状態では、ヒーターツール30の接触
時間が短いため、液状樹脂15は、はんだバンプ12で
接合さf′した工Cチップ11’lj完全被覆すること
はできないが、その後工程として、キュア炉を通して第
4図のごとく完全封止することができる。
以上のように本発明によれば、チクソトロビツク性の液
状樹脂を印刷マスクによって印刷形成するため、マスク
形状・厚みに比例した定量側腹が供給可能となるため、
従来の欠点である1M脂流れ樹脂不足・気泡等の問題が
解消さnた。更に1は/Vだバンプを有するICチップ
菅加熱溶融接合す   [ると同時に、樹脂封止形状が
決まるため、簡略化実装がはかれると共に、機械化によ
る自動化が容易となり、信頼性が高く薄型・小型な半導
体装置髪供給でき、この実装活用方法は、他の半導体装
置に広く応用できる。
【図面の簡単な説明】
体装置の桐脂封止実装例の断面図。   ′第3図(a
)・(b)・(C)・第4図は、そ1ぞn本発明に係る
半導体装置の樹脂封止実施例でその工程順と完成はnた
半導体装置の断面図である。 1111・・・ICチップ 2・12・・・はんだバンプ 5・13・・・回路パターン 4・14・・・回路基板 15・・・チクソトロビツク性IfI4yN20・・・
印刷マスク 50・・・ヒーターツール 以   上 第1図 第2図(d) 第2図(b)

Claims (1)

    【特許請求の範囲】
  1. 回路パターン會有する回路基板と、バンプを有するIC
    チップtJ:記、回路基板にフェースダウン接合し、こ
    のICチップ會回合ように液状II)11で封止される
    半導体装fIIにおいて、前記回路パターンの所定位置
    にバンプを有する工0チップt−接合する前に、チクン
    トロビック性を有した液状樹脂を印刷マスクを用いて、
    前記工0チップを囲む1うに印刷形成し、前記バンプを
    有するIOチップr加熱接合すると共に封止することt
    −特命とする半導体装1の封止方法。
JP20642881A 1981-12-21 1981-12-21 半導体装置の封止方法 Pending JPS58107641A (ja)

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JPS58107641A true JPS58107641A (ja) 1983-06-27

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ID=16523210

Family Applications (1)

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