JPH1198200A - Start-stop synchronization type serial data transmission and reception method, transmitter, receiver and transmitter-receiver - Google Patents
Start-stop synchronization type serial data transmission and reception method, transmitter, receiver and transmitter-receiverInfo
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- JPH1198200A JPH1198200A JP9254423A JP25442397A JPH1198200A JP H1198200 A JPH1198200 A JP H1198200A JP 9254423 A JP9254423 A JP 9254423A JP 25442397 A JP25442397 A JP 25442397A JP H1198200 A JPH1198200 A JP H1198200A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、調歩同期式シリア
ルデータ送受信方法と送信装置,受信装置および送受信
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an asynchronous serial data transmission / reception method, a transmission device, a reception device, and a transmission / reception device.
【0002】[0002]
【従来の技術】図5を用いて、従来の調歩同期式シリア
ルデータ送受信方法について説明する。図5は調歩同期
式シリアルデータのタイミングチャートである。調歩同
期式とは、送信側と受信側がクロックとは無関係に同じ
タイミングでデータ信号を区切ることにより同期をとる
方式である。図5に示すように、例えば8ビットのデー
タ部d0〜d7に、データ信号を区切るためのスタート
ビット11,ストップビット12およびパリティビット
13を付加して転送する。まだ送信を開始していない状
態14では“1”を送出している。送信する場合、まず
データ送信開始信号であるスタートビット11と呼ばれ
る1ビットの“0”を送出する。続いて8ビットのデー
タ部d0〜d7を下位ビットから送出し、その後にパリ
ティビット13を送出する。そのあと、データ終了信号
であるストップビット12として1〜2ビットの“1”
を送出する。2. Description of the Related Art A conventional start-stop synchronous serial data transmission / reception method will be described with reference to FIG. FIG. 5 is a timing chart of start-stop synchronous serial data. The start-stop synchronization method is a method in which a transmitting side and a receiving side synchronize by dividing a data signal at the same timing regardless of a clock. As shown in FIG. 5, for example, a start bit 11, a stop bit 12 and a parity bit 13 for dividing a data signal are added to 8-bit data portions d0 to d7 and transferred. In the state 14 where transmission has not started yet, "1" is transmitted. When transmitting, 1-bit "0" called a start bit 11, which is a data transmission start signal, is transmitted first. Subsequently, an 8-bit data portion d0 to d7 is transmitted from the lower bit, and then a parity bit 13 is transmitted. After that, as the stop bit 12 which is a data end signal, one or two bits "1"
Is sent.
【0003】受信側では、スタートビット11の“0”
を検出し、そのあとに続くデータをタイミングを取りな
がら受信する。ストップビット12の“1”を検出する
ことで次の受信準備をする。なお、図5において、各ビ
ットを指すように平行に並んだ小さい矢印は、受信クロ
ックによる受信タイミングを示す。On the receiving side, the start bit 11 is set to "0"
Is detected, and the subsequent data is received with a certain timing. The next reception is prepared by detecting "1" of the stop bit 12. In FIG. 5, small arrows arranged in parallel to indicate each bit indicate the reception timing by the reception clock.
【0004】図6は従来の調歩同期式シリアルデータ送
受信装置の構成を示すブロック図である。この従来の調
歩同期式シリアルデータ送受信装置は、送信部として、
送信制御部21と送信バッファ22と分周回路23と送
信用シフトレジスタ24とが設けられ、受信部として、
受信制御部25と受信クロック生成回路26と受信用シ
フトレジスタ27と受信バッファ28とが設けられてい
る。FIG. 6 is a block diagram showing a configuration of a conventional start-stop synchronous serial data transmitting / receiving apparatus. This conventional start-stop synchronous serial data transmission / reception device, as a transmission unit,
A transmission control unit 21, a transmission buffer 22, a frequency dividing circuit 23, and a transmission shift register 24 are provided.
A reception control unit 25, a reception clock generation circuit 26, a reception shift register 27, and a reception buffer 28 are provided.
【0005】送信制御部21は、外部からの送信制御信
号101からラッチ信号102と動作スタート信号10
3を生成する。送信バッファ22は、送信のために外部
から入力されるパラレル入力信号104を、送信制御部
21からのラッチ信号102により送信用シフトレジス
タ24に転送する。分周回路23は、動作クロック10
5から送信クロック106を生成し、送信用シフトレジ
スタ24に転送する。送信用シフトレジスタ24は送信
バッファ22から転送されるパラレル入力信号104
を、送信クロック106と送信制御部21からの動作ス
タート信号103とにより、スタートビット11,パリ
ティビット13およびストップビット12を付加してシ
リアル出力信号107として送信する。また、シリアル
出力信号107の送信が完了すると、送信完了信号10
8を送信制御部21に転送する。The transmission control section 21 receives a latch signal 102 and an operation start signal 10 from an external transmission control signal 101.
3 is generated. The transmission buffer 22 transfers the parallel input signal 104 input from the outside for transmission to the transmission shift register 24 by the latch signal 102 from the transmission control unit 21. The frequency dividing circuit 23 outputs the operation clock 10
5 to generate a transmission clock 106 and transfer it to the transmission shift register 24. The transmission shift register 24 receives the parallel input signal 104 transferred from the transmission buffer 22.
Is transmitted as a serial output signal 107 with a start bit 11, a parity bit 13 and a stop bit 12 added by the transmission clock 106 and the operation start signal 103 from the transmission control unit 21. When the transmission of the serial output signal 107 is completed, the transmission completion signal 10
8 to the transmission control unit 21.
【0006】受信制御部25は、外部からの受信制御信
号109からラッチ信号110と受信イネーブル信号1
11を生成する。受信クロック生成回路26は、動作ク
ロック105とシリアル入力信号112のスタートビッ
ト11から同期をとり、受信クロック113を生成す
る。受信用シフトレジスタ27は、受信制御部25から
の受信イネーブル信号111により、受信クロック11
3を用いてシリアル入力信号112をデータ部114と
パリティビット13とに分ける。また、受信が完了する
と、受信制御部25に受信完了信号115を転送する。
受信バッファ28は、受信制御部25からのラッチ信号
110により受信用シフトレジスタ27からのデータ部
114をパラレル出力信号116として外部に出力す
る。The reception control unit 25 receives a latch signal 110 and a reception enable signal 1 from an external reception control signal 109.
11 is generated. The reception clock generation circuit 26 generates a reception clock 113 by synchronizing the operation clock 105 with the start bit 11 of the serial input signal 112. The reception shift register 27 receives the reception clock signal 11 from the reception enable signal 111 from the reception control unit 25.
3, the serial input signal 112 is divided into a data part 114 and a parity bit 13. When the reception is completed, a reception completion signal 115 is transferred to the reception control unit 25.
The reception buffer 28 outputs the data section 114 from the reception shift register 27 to the outside as a parallel output signal 116 in accordance with the latch signal 110 from the reception control section 25.
【0007】さらに図7を用いて、受信クロック生成回
路26でのシリアル入力信号112の同期のとり方につ
いて説明する。図7はスタートビット11と動作クロッ
ク105を用いて同期をとる方法を示すタイミングチャ
ートである。シリアル入力信号112の転送レート(1
ビット当たりの時間)は予め送信側と同じ転送レートを
決めておく。シリアル入力信号112のクロックの16
倍の周波数の動作クロック105によりシリアル入力信
号112をサンプリングし、スタートビット11を検知
してから9クロック目の動作クロック105のエッジを
受信クロック113のエッジとして、動作クロック10
5の16倍の周期のクロックを発生させて受信クロック
113とする。以下、受信クロック113のエッジごと
にシリアル入力信号112をサンプリングするとシリア
ル入力データを取り込むことができる。なお、動作クロ
ック105にはシリアル入力信号112の8倍、32
倍、64倍等の周波数のクロックを用いる場合もある。[0007] Further, how to synchronize the serial input signal 112 in the reception clock generation circuit 26 will be described with reference to FIG. FIG. 7 is a timing chart showing a method for achieving synchronization using the start bit 11 and the operation clock 105. Transfer rate of serial input signal 112 (1
(Time per bit) is determined in advance at the same transfer rate as the transmitting side. 16 of the clock of the serial input signal 112
The serial input signal 112 is sampled by the operation clock 105 having a double frequency, and the start clock 11 is detected.
A clock having a cycle 16 times as large as 5 is generated and used as a reception clock 113. Hereinafter, when the serial input signal 112 is sampled for each edge of the reception clock 113, serial input data can be captured. The operation clock 105 includes eight times the serial input signal 112,
In some cases, a clock having a frequency of twice or 64 times is used.
【0008】[0008]
【発明が解決しようとする課題】しかしながら上記従来
の構成では、シリアル入力信号112のクロックと受信
クロック113のスピードには必ず誤差があり、その誤
差が大きいときには、シリアル入力信号112のスター
トビット11のみで同期をとってもシリアルデータの途
中で同期が外れ、転送エラーになるという問題点があっ
た。However, in the above-mentioned conventional configuration, there is always an error in the speed of the clock of the serial input signal 112 and the speed of the reception clock 113. When the error is large, only the start bit 11 of the serial input signal 112 is used. However, there is a problem that the synchronization is lost in the middle of the serial data even when the synchronization is performed, resulting in a transfer error.
【0009】また、パリティビット13によるエラー検
出では、同時に2ビットの転送エラーがあるとエラーと
して検出されないという問題点もあった。本発明は、シ
リアルデータの途中での同期を可能とし、送受信間のク
ロック誤差により同期が外れて生じる転送エラーを回避
できる調歩同期式シリアルデータ送受信方法と送信装
置,受信装置および送受信装置を提供することを目的と
する。In addition, the error detection using the parity bit 13 has a problem that if there is a 2-bit transfer error at the same time, it is not detected as an error. The present invention provides a start-stop synchronous serial data transmission / reception method, a transmission device, a reception device, and a transmission / reception device that enable synchronization in the middle of serial data and can avoid a transfer error caused by loss of synchronization due to a clock error between transmission and reception. The purpose is to:
【0010】さらに、本発明は、従来のパリティチェッ
クよりも高精度な転送エラーの検出が可能な調歩同期式
シリアルデータ送受信方法と受信装置および送受信装置
を提供することを目的とする。A further object of the present invention is to provide a start-stop synchronous serial data transmission / reception method, a reception apparatus and a transmission / reception apparatus capable of detecting a transfer error with higher accuracy than the conventional parity check.
【0011】[0011]
【課題を解決するための手段】請求項1記載の調歩同期
式シリアルデータ送受信方法は、スタートビットとスト
ップビットとの間にデータ部を挟んだシリアルデータの
送信および受信を行う調歩同期式シリアルデータ送受信
方法であって、送信側では、1ビットのデータを相異な
る論理値からなる2ビットのデータに変調することによ
りnビット長(nは所定の整数)のパラレルデータを2
nビット長の転送データとし、この転送データをnビッ
ト長単位に分割し、この分割した各々をデータ部とする
対をなす2つのシリアルデータの送信を行い、受信側で
は、対をなす2つのシリアルデータを受信する際、この
受信するシリアルデータの相異なる論理値からなる2ビ
ットのデータの論理値の変化点を検出することによりビ
ットデータに同期した受信を行い、受信したシリアルデ
ータのデータ部の相異なる論理値からなる2ビットのデ
ータを1ビットのデータに復調することを特徴とする。According to a first aspect of the present invention, there is provided an asynchronous start / stop serial data transmission / reception method for transmitting / receiving serial data with a data portion interposed between a start bit and a stop bit. A transmission / reception method, in which a transmission side modulates 1-bit data into 2-bit data having different logical values to convert n-bit parallel data (n is a predetermined integer) into 2 bits.
Transfer data having an n-bit length is divided into n-bit length units, and two serial data pairs are transmitted with each of the divided data portions. On the receiving side, two serial data pairs are transmitted. When receiving serial data, reception is performed in synchronization with the bit data by detecting a change point of a logical value of 2-bit data having different logical values of the received serial data, and receiving the data portion of the received serial data. Is characterized by demodulating 2-bit data having different logical values into 1-bit data.
【0012】この送受信方法によれば、1ビットのデー
タを相異なる論理値からなる2ビットのデータに変調し
たシリアルデータの送信を行い、受信側で2ビットのデ
ータの論理値の変化点を検出することによりビットデー
タに同期した受信を行うため、送受信間のクロック誤差
によりシリアルデータの途中で同期が外れて生じる転送
エラーを回避することができる。According to this transmission / reception method, serial data is transmitted by modulating 1-bit data into 2-bit data having different logical values, and a change point of the logical value of the 2-bit data is detected on the receiving side. By doing so, reception synchronized with the bit data is performed, so that it is possible to avoid a transfer error caused by loss of synchronization in the middle of serial data due to a clock error between transmission and reception.
【0013】請求項2記載の調歩同期式シリアルデータ
送受信方法は、請求項1記載の調歩同期式シリアルデー
タ送受信方法において、送信側における1ビットのデー
タの相異なる論理値からなる2ビットのデータへの変調
はバイナリフェーズ変調を用い、受信側における相異な
る論理値からなる2ビットのデータの1ビットのデータ
への復調はバイナリフェーズ復調を用いることを特徴と
する。According to a second aspect of the present invention, there is provided the asynchronous serial data transmitting / receiving method according to the first aspect of the present invention, wherein the transmitting side converts the 1-bit data to 2-bit data having different logical values. Is characterized by using binary phase modulation, and demodulating 2-bit data having different logical values to 1-bit data on the receiving side by using binary phase demodulation.
【0014】このように、バイナリフェーズ変調および
復調を用いることにより、1ビットのデータを相異なる
論理値からなる2ビットのデータへの変調およびその逆
の復調を容易に行うことができる。請求項3記載の調歩
同期式シリアルデータ送受信方法は、請求項1または2
記載の調歩同期式シリアルデータ送受信方法において、
受信側では、受信するシリアルデータの相異なる論理値
からなる全ての2ビットのデータについて各2ビットの
データの排他的論理和を求め、各2ビットのデータの排
他的論理和の全ての値が1である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断することを特徴とする。As described above, by using binary phase modulation and demodulation, it is possible to easily modulate 1-bit data into 2-bit data having different logical values and vice versa. According to a third aspect of the present invention, there is provided an asynchronous serial data transmission / reception method.
In the start-stop synchronous serial data transmission / reception method described above,
On the receiving side, the exclusive OR of each 2-bit data is obtained for all 2-bit data having different logical values of the received serial data, and all the values of the exclusive OR of each 2-bit data are calculated. When it is 1, it is determined that there is no transfer error, and in other cases, it is determined that there is a transfer error.
【0015】これにより、従来のパリティチェックより
も高精度な転送エラーの検出が可能になる。請求項4記
載の調歩同期式シリアルデータ受信装置は、スタートビ
ットとストップビットとの間にデータ部を挟んだシリア
ルデータの送信を行う調歩同期式シリアルデータ送受信
装置であって、基本クロックを分周して送信クロックを
生成する分周回路と、1ビットのデータを相異なる論理
値からなる2ビットのデータに変調することによりnビ
ット長(nは所定の整数)のパラレルデータを2nビッ
ト長の転送データとして出力する変調回路と、この変調
回路の出力する2nビット長の転送データを記憶し、こ
の転送データをnビット長単位に分割して出力する送信
バッファと、この送信バッファの出力するnビット長単
位に分割した転送データの各々をデータ部とする対をな
す2つのシリアルデータを分周回路の送信クロックを用
いて送信する送信用シフトレジスタとを設けたことを特
徴とする。This makes it possible to detect a transfer error with higher precision than the conventional parity check. A start-stop synchronous serial data receiving apparatus according to claim 4, wherein the start-stop synchronous serial data transmission / reception apparatus performs transmission of serial data with a data portion interposed between a start bit and a stop bit, and divides a basic clock. And a frequency dividing circuit for generating a transmission clock, and modulating 1-bit data into 2-bit data having different logical values to convert n-bit (n is a predetermined integer) parallel data of 2n-bit length. A modulation circuit that outputs the transfer data, a 2n-bit length transfer data output by the modulation circuit, a transmission buffer that divides the transfer data into n-bit length units, and outputs the data; A pair of serial data is transmitted using the transmission clock of the frequency dividing circuit, with each of the transmission data divided in bit length units being a data portion. Characterized in that a transmission shift register for.
【0016】この送信装置によれば、1ビットのデータ
を相異なる論理値からなる2ビットのデータに変調した
シリアルデータの送信を行うことにより、受信側で2ビ
ットのデータの論理値の変化点を検出してビットデータ
に同期した受信を行うことが可能となり、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。According to this transmitting apparatus, by transmitting serial data obtained by modulating 1-bit data into 2-bit data having different logical values, the receiving side changes the logical value of the 2-bit data. Can be detected and reception synchronized with the bit data can be performed, and it is possible to avoid a transfer error caused by loss of synchronization in the middle of serial data due to a clock error between transmission and reception.
【0017】請求項5記載の調歩同期式シリアルデータ
受信装置は、スタートビットとストップビットとの間に
データ部を挟んだシリアルデータの受信を行う調歩同期
式シリアルデータ送受信装置であって、nビット長(n
は所定の整数)のデータが1ビットのデータを相異なる
論理値からなる2ビットのデータに変調されることによ
り2nビット長のデータとされ、このデータがnビット
長単位に分割されて、その各々がデータ部として送信さ
れた対をなす2つのシリアルデータを受信し、このシリ
アルデータの相異なる論理値からなる2ビットのデータ
の論理値の変化点を検出することによりビットデータに
同期した受信クロックを生成する受信クロック生成回路
と、この受信クロック生成回路の受信クロックを用いて
対をなす2つのシリアルデータを受信してデータ部を取
り出す受信用シフトレジスタと、この受信用シフトレジ
スタで対をなす2つのシリアルデータから取り出した2
nビット長分のデータ部を記憶する受信バッファと、こ
の受信バッファに記憶されている2nビット長分のデー
タ部を相異なる論理値からなる2ビットのデータを1ビ
ットのデータにするように復調する復調回路とを設けた
ことを特徴とする。According to a fifth aspect of the present invention, there is provided a start-stop synchronous serial data transmission / reception apparatus for receiving serial data having a data portion interposed between a start bit and a stop bit. Length (n
Is a predetermined integer) by modulating 1-bit data into 2-bit data having different logical values to obtain 2n-bit length data. This data is divided into n-bit length units. Two pairs of serial data, each transmitted as a data portion, are received, and a change point of a logical value of 2-bit data composed of different logical values of the serial data is detected, thereby receiving data synchronized with the bit data. A receiving clock generating circuit for generating a clock, a receiving shift register for receiving a pair of serial data using the receiving clock of the receiving clock generating circuit and extracting a data portion, and forming a pair with the receiving shift register 2 extracted from two serial data
A reception buffer for storing a data portion of n-bit length, and a data portion of 2n-bit length stored in the reception buffer is demodulated so that 2-bit data having different logical values is converted into 1-bit data. And a demodulating circuit that performs the demodulation.
【0018】この受信装置によれば、1ビットのデータ
を相異なる論理値からなる2ビットのデータに変調して
送信されてきたシリアルデータの2ビットのデータの論
理値の変化点を検出することによりビットデータに同期
した受信クロックを生成して受信を行うため、送受信間
のクロック誤差によりシリアルデータの途中で同期が外
れて生じる転送エラーを回避することができる。According to this receiving apparatus, detecting the change point of the logical value of 2-bit data of serial data transmitted by modulating 1-bit data into 2-bit data having different logical values. Therefore, a reception clock synchronized with the bit data is generated and reception is performed, so that a transfer error caused by a loss of synchronization in the middle of serial data due to a clock error between transmission and reception can be avoided.
【0019】請求項6記載の調歩同期式シリアルデータ
受信装置は、請求項5記載の調歩同期式シリアルデータ
受信装置において、受信バッファに記憶されている2n
ビット長分のデータ部の相異なる論理値からなる全ての
2ビットのデータについて各2ビットのデータの排他的
論理和を求め、各2ビットのデータの排他的論理和の全
ての値が1である場合には転送エラーは無いと判断し、
その他の場合には転送エラーが有ると判断するエラー検
出回路を設けている。According to a sixth aspect of the present invention, there is provided the start-stop synchronous serial data receiving apparatus according to the fifth aspect, wherein 2n stored in the reception buffer.
The exclusive OR of each 2-bit data is obtained for all 2-bit data having different logical values in the data portion corresponding to the bit length, and all values of the exclusive OR of each 2-bit data are 1 In some cases, it is determined that there is no transfer error,
In other cases, an error detection circuit for determining that there is a transfer error is provided.
【0020】このエラー検出回路により、従来のパリテ
ィチェックよりも高精度な転送エラーの検出が可能にな
る。請求項7記載の調歩同期式シリアルデータ送受信装
置は、スタートビットとストップビットとの間にデータ
部を挟んだシリアルデータの送信部および受信部を備え
た調歩同期式シリアルデータ送受信装置であって、送信
部は、基本クロックを分周して送信クロックを生成する
分周回路と、1ビットのデータを相異なる論理値からな
る2ビットのデータに変調することによりnビット長
(nは所定の整数)のパラレルデータを2nビット長の
転送データとして出力する変調回路と、この変調回路の
出力する2nビット長の転送データを記憶し、この転送
データをnビット長単位に分割して出力する送信バッフ
ァと、この送信バッファの出力するnビット長単位に分
割した転送データの各々をデータ部とする対をなす2つ
のシリアルデータを分周回路の送信クロックを用いて送
信する送信用シフトレジスタとを設け、受信部は、nビ
ット長のデータが1ビットのデータを相異なる論理値か
らなる2ビットのデータに変調されることにより2nビ
ット長のデータとされ、このデータがnビット長単位に
分割されて、その各々がデータ部として送信された対を
なす2つのシリアルデータを受信し、このシリアルデー
タの相異なる論理値からなる2ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成する受信クロック生成回路と、この
受信クロック生成回路の受信クロックを用いて対をなす
2つのシリアルデータを受信してデータ部を取り出す受
信用シフトレジスタと、この受信用シフトレジスタで対
をなす2つのシリアルデータから取り出した2nビット
長分のデータ部を記憶する受信バッファと、この受信バ
ッファに記憶されている2nビット長分のデータ部を相
異なる論理値からなる2ビットのデータを1ビットのデ
ータにするように復調する復調回路とを設けたことを特
徴とする。This error detection circuit makes it possible to detect a transfer error with higher accuracy than the conventional parity check. The start-stop synchronous serial data transmitting / receiving device according to claim 7, comprising a start-stop synchronous serial data transmitting / receiving device including a serial data transmitting unit and a receiving unit sandwiching a data portion between a start bit and a stop bit, The transmission unit has an n-bit length (where n is a predetermined integer) by dividing a basic clock to generate a transmission clock and modulating 1-bit data into 2-bit data having different logical values. ), A modulation circuit that outputs the parallel data as 2n-bit length transfer data, and a transmission buffer that stores the 2n-bit length transfer data output by the modulation circuit, and divides the transfer data into n-bit length units for output. And dividing the pair of serial data, each of which is a data portion, of transfer data divided into n-bit units output by the transmission buffer. A transmission shift register for transmitting using a transmission clock of the channel, and the receiving unit modulates the 1-bit data into 1-bit data into 2-bit data having different logical values, thereby obtaining 2n-bit data. The data is divided into n-bit length units, each of which receives two pairs of serial data transmitted as a data part, and receives two bits of different logical values of the serial data. A reception clock generation circuit that generates a reception clock synchronized with the bit data by detecting a change point of the logical value of the data, and receives a pair of serial data using the reception clock of the reception clock generation circuit. Shift register for extracting the data section by using the serial data paired by the shift register for reception. A reception buffer for storing a data portion of a length of 2n bits, and a data portion of a length of 2n bits stored in the reception buffer is demodulated so that 2-bit data having different logical values is converted into 1-bit data. And a demodulating circuit that performs the demodulation.
【0021】この送受信装置によれば、送信部におい
て、1ビットのデータを相異なる論理値からなる2ビッ
トのデータに変調したシリアルデータの送信を行うこと
により、受信側で、2ビットのデータの論理値の変化点
を検出してビットデータに同期した受信を行うことが可
能となり、送受信間のクロック誤差によりシリアルデー
タの途中で同期が外れて生じる転送エラーを回避するこ
とができる。また、受信部では、1ビットのデータを相
異なる論理値からなる2ビットのデータに変調して送信
されてきたシリアルデータの2ビットのデータの論理値
の変化点を検出することによりビットデータに同期した
受信クロックを生成して受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。According to this transmitting / receiving apparatus, the transmitting unit transmits serial data obtained by modulating 1-bit data into 2-bit data having different logical values, so that the receiving side transmits 2-bit data. It is possible to detect a change point of the logical value and perform reception synchronized with the bit data, and it is possible to avoid a transfer error that is lost in the middle of serial data due to a clock error between transmission and reception. Further, the receiving unit modulates 1-bit data into 2-bit data having different logical values and detects a changing point of the logical value of the transmitted 2-bit data of the serial data to convert the data into bit data. Since a synchronized reception clock is generated and reception is performed, it is possible to avoid a transfer error caused by loss of synchronization in the middle of serial data due to a clock error between transmission and reception.
【0022】請求項8記載の調歩同期式シリアルデータ
送受信装置は、請求項7記載の調歩同期式シリアルデー
タ送受信装置において、受信部に、受信バッファに記憶
されている2nビット長分のデータ部の相異なる論理値
からなる全ての2ビットのデータについて各2ビットの
データの排他的論理和を求め、各2ビットのデータの排
他的論理和の全ての値が1である場合には転送エラーは
無いと判断し、その他の場合には転送エラーが有ると判
断するエラー検出回路を設けている。According to an eighth aspect of the present invention, there is provided the start-stop synchronous serial data transmitting / receiving apparatus according to the seventh aspect of the present invention, wherein the receiving section includes a data section corresponding to the 2n-bit length data section stored in the receiving buffer. The exclusive OR of each 2-bit data is calculated for all 2-bit data having different logical values. If all values of the exclusive OR of each 2-bit data are 1, a transfer error is generated. An error detection circuit is provided which determines that there is no transfer error, and otherwise determines that there is a transfer error.
【0023】このエラー検出回路により、従来のパリテ
ィチェックよりも高精度な転送エラーの検出が可能にな
る。This error detection circuit makes it possible to detect a transfer error with higher precision than the conventional parity check.
【0024】[0024]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図1は本発明の実施の
形態における調歩同期式シリアルデータ送受信装置のブ
ロック図である。図1において、31は送信制御部、3
2は変調回路、33は送信バッファ、34は受信制御
部、35は受信クロック生成回路、36は受信バッフ
ァ、37は復調回路、38はエラー検出回路である。図
1の中で、分周回路23、送信用シフトレジスタ24、
受信用シフトレジスタ27は従来例の構成と同じであ
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a start-stop synchronous serial data transmission / reception device according to an embodiment of the present invention. In FIG. 1, reference numeral 31 denotes a transmission control unit;
2 is a modulation circuit, 33 is a transmission buffer, 34 is a reception control unit, 35 is a reception clock generation circuit, 36 is a reception buffer, 37 is a demodulation circuit, and 38 is an error detection circuit. In FIG. 1, a frequency dividing circuit 23, a transmission shift register 24,
The receiving shift register 27 has the same configuration as that of the conventional example.
【0025】本実施の形態における調歩同期式シリアル
データ送受信装置の動作を簡単に説明しておく。変調回
路32は、送信のために外部から入力される1バイトの
パラレル入力信号104を2バイト長の転送データ20
1に変調し、送信バッファ33に転送データ201を転
送する。送信制御部31では、外部からの送信制御信号
202を受けてラッチ信号203と動作スタート信号2
04を生成する。送信制御部31から送信バッファ33
に転送されるラッチ信号203は、送信バッファ33の
データ、1データ(2バイト)につき、2度転送され、
送信バッファ33からはラッチ信号1度につき、1バイ
トのデータ205が送信用シフトレジスタ24に転送さ
れる。送信用シフトレジスタ24では、分周回路23で
生成された送信クロック106と送信制御部31からの
動作スタート信号204によりスタートビット11,パ
リティビット13およびストップビット12(図5参
照)を付加したシリアル出力信号206を送信する。ま
た、シリアル出力信号206の送信が完了すると、送信
用シフトレジスタ24から送信制御部31に送信完了信
号108が転送される。The operation of the start-stop synchronous serial data transmitting / receiving apparatus according to the present embodiment will be briefly described. The modulation circuit 32 converts the 1-byte parallel input signal 104 input from the outside for transmission into the 2-byte transfer data 20.
The data is modulated to 1 and the transfer data 201 is transferred to the transmission buffer 33. The transmission control unit 31 receives a transmission control signal 202 from the outside and receives a latch signal 203 and an operation start signal 2.
04 is generated. From the transmission control unit 31 to the transmission buffer 33
, The latch signal 203 transferred twice is transferred twice per data of the transmission buffer 33 and one data (two bytes).
One byte of data 205 is transferred from the transmission buffer 33 to the transmission shift register 24 for each latch signal. In the transmission shift register 24, a serial bit having a start bit 11, a parity bit 13, and a stop bit 12 (see FIG. 5) added by the transmission clock 106 generated by the frequency dividing circuit 23 and the operation start signal 204 from the transmission control unit 31. The output signal 206 is transmitted. When the transmission of the serial output signal 206 is completed, the transmission completion signal 108 is transferred from the transmission shift register 24 to the transmission control unit 31.
【0026】受信制御部34では、外部からの受信制御
信号207から受信イネーブル信号208とラッチ信号
209とを生成する。受信クロック生成回路35は、図
6の受信クロック生成回路26と同様、動作クロック
(基本クロック)105と受信したシリアル入力信号2
10のスタートビット11から同期をとって受信クロッ
ク211を生成し、さらに、受信クロック211をシリ
アル入力信号210のデータの途中でも同期をとって生
成するようになっている。受信用シフトレジスタ27で
は、受信制御部34からの受信イネーブル信号208を
受けて、受信クロック211を用いてシリアル入力信号
210をデータ部212とパリティビット13とに分け
る。また、その時点で受信完了信号213を受信制御部
34に転送する。受信制御部34では受信完了信号21
3が2回転送されてくると、ラッチ信号209を受信バ
ッファ36に転送する。受信バッファ36は、受信用シ
フトレジスタ27からのデータ部212を2バイト長分
すなわちシリアル入力信号210を2回分蓄え、受信制
御部34からのラッチ信号209により、2バイト長の
データを復調回路37およびエラー検出回路38に転送
する。復調回路37は、2バイト長のデータを1バイト
長の元のデータに復調し、パラレル出力信号214とし
て外部に出力する。エラー検出回路38は、受信したシ
リアル入力信号210のデータ部が2ビットごとに排他
的論理和をとると“1”になるという性質を用いてエラ
ー検出を行う。The reception control section 34 generates a reception enable signal 208 and a latch signal 209 from an external reception control signal 207. As in the case of the reception clock generation circuit 26 of FIG. 6, the reception clock generation circuit 35 includes an operation clock (basic clock) 105 and the received serial input signal 2.
The receiving clock 211 is generated by synchronizing with the start bit 11 of ten, and the receiving clock 211 is generated by synchronizing even during the data of the serial input signal 210. The reception shift register 27 receives the reception enable signal 208 from the reception control unit 34 and divides the serial input signal 210 into a data part 212 and parity bits 13 using a reception clock 211. At that time, the reception completion signal 213 is transferred to the reception control unit 34. In the reception control unit 34, the reception completion signal 21
When 3 is transferred twice, the latch signal 209 is transferred to the reception buffer 36. The reception buffer 36 stores the data portion 212 from the reception shift register 27 for a 2-byte length, that is, stores the serial input signal 210 twice, and the 2-byte length data is demodulated by the latch signal 209 from the reception control portion 34. And to the error detection circuit 38. The demodulation circuit 37 demodulates 2-byte length data into 1-byte length original data, and outputs it as a parallel output signal 214 to the outside. The error detection circuit 38 performs error detection using the property that the data portion of the received serial input signal 210 becomes “1” when exclusive OR is performed for every two bits.
【0027】以下、主要部の構成および動作についてさ
らに詳しく説明する。まず、図2を用いて、変調回路3
2の動作について詳しく説明する。ここでは、一例とし
てバイナリフェーズ変調を用いた場合について説明す
る。図2(a)はバイナリフェーズ変調でのデータの変
調のしかたを表す図であり、図2(b)はバイナリフェ
ーズ変調の前後の波形の例を示した図である。Hereinafter, the configuration and operation of the main part will be described in more detail. First, referring to FIG.
Operation 2 will be described in detail. Here, a case where binary phase modulation is used will be described as an example. FIG. 2A is a diagram illustrating how data is modulated by binary phase modulation, and FIG. 2B is a diagram illustrating examples of waveforms before and after binary phase modulation.
【0028】バイナリフェーズ変調では、図2(a)の
ように1ビットのデータ“0”を2ビットのデータ“0
1”に、1ビットのデータ“1”を2ビットのデータ
“10”に変調する。これにより、図2(b)のアの波
形はイの波形のように2倍のデータ長になる。そして、
変調されたイの波形は2ビットごとには必ず“0”→
“1”もしくは“1”→“0”の変化点(矢印部分)が
存在することになる。図2(b)の変調例では1バイト
のデータ“96”が2バイトのデータ“9669”に変
調されている。なお、バイナリフェーズ変調において
は、1ビットのデータ“0”を“10”に、“1”を
“01”に変調してもよい。In the binary phase modulation, as shown in FIG. 2A, 1-bit data "0" is replaced with 2-bit data "0".
The 1-bit data "1" is modulated to "1" into 2-bit data "10", whereby the waveform in FIG. 2B becomes twice as long as the waveform in FIG. And
The modulated waveform A is always "0" every two bits.
A change point (arrow portion) of “1” or “1” → “0” exists. In the modulation example of FIG. 2B, 1-byte data “96” is modulated into 2-byte data “9665”. In the binary phase modulation, 1-bit data “0” may be modulated to “10” and “1” to “01”.
【0029】ここで、送信部でのデータの流れについて
一例を挙げて説明する。例えば、“96”という1バイ
トのパラレル入力信号104は変調回路32により、
“9669”という2バイト長のデータ201に変調さ
れ、送信バッファ33に転送される。送信バッファ33
では、2バイト長のデータが下位バイトのデータ“6
9”と上位バイトのデータ“96”とに分けられ、送信
制御部31からの2度のラッチ信号203により、下位
のバイトから1バイトずつ送信用シフトレジスタ24に
転送される。送信用シフトレジスタ24に転送された1
バイト長のデータはスタートビット11,パリティビッ
ト13およびストップビット12(図5参照)を付加さ
れ、それぞれシリアル出力信号206として、2度に分
けて転送される。Here, the flow of data in the transmission section will be described with an example. For example, the one-byte parallel input signal 104 of “96” is modulated by the modulation circuit 32.
The data is modulated into 2-byte data 201 of “9669” and transferred to the transmission buffer 33. Transmission buffer 33
In this case, the 2-byte data is converted to the lower byte data “6”.
9 "and data" 96 "of the upper byte, and are transferred to the transmission shift register 24 one byte at a time from the lower byte by the twice latch signal 203 from the transmission control unit 31. The transmission shift register 1 transferred to 24
The byte-length data is added with a start bit 11, a parity bit 13, and a stop bit 12 (see FIG. 5), and is transferred twice as a serial output signal 206, respectively.
【0030】つぎに、受信クロック生成回路35の動作
について、図5および図2(b)を用いて説明する。受
信されるシリアル入力信号210のデータ部は、シリア
ル出力信号206のデータ部と同様に、バイナリフェー
ズ変調がなされたものである。そのため、たとえば、図
5におけるシリアルデータのデータ部d0とd1とは一
方が“1”であれば他方は“0”である。以下、同様に
データ部d2とd3、d4とd5、d6とd7(以下
「ペアビット」という)においても一方が“1”であれ
ば他方は“0”である。そのため、各ペアビットのビッ
ト間には、例えば図2(b)のイの矢印で示すように、
必ずデータが反転する変化点、すなわちエッジが存在す
ることとなり、このエッジを検出することによりデータ
の途中でも同期をとることが容易に可能となる。したが
って、受信クロック生成回路35は、受信クロック21
1を生成する際に、シリアル入力信号210のスタート
ビットで同期をとるとともに、データ部の各ペアビット
のビット間に存在するエッジで同期をとるようにしてい
る。なお、ペアビットのビット間のエッジで同期をとる
際に、全てのエッジで同期をとる必要はないが、同期を
とるエッジが多いほど回路は複雑になるがエラーは少な
くなる。Next, the operation of the reception clock generation circuit 35 will be described with reference to FIGS. 5 and 2B. The data part of the received serial input signal 210 has been subjected to binary phase modulation, like the data part of the serial output signal 206. Therefore, for example, if one of the data portions d0 and d1 of the serial data in FIG. 5 is "1", the other is "0". Hereinafter, similarly, in the data portions d2 and d3, d4 and d5, and d6 and d7 (hereinafter, referred to as “pair bits”), if one is “1”, the other is “0”. Therefore, for example, as shown by an arrow A in FIG.
There is always a transition point where data is inverted, that is, an edge. By detecting this edge, synchronization can be easily achieved even in the middle of data. Therefore, the reception clock generation circuit 35
When generating 1, the synchronization is performed by the start bit of the serial input signal 210, and the synchronization is performed by the edge existing between each pair of bits in the data portion. It is not necessary to synchronize at all edges when synchronizing at the edge between the bits of the paired bits. However, as the number of synchronizing edges increases, the circuit becomes more complicated but the number of errors decreases.
【0031】つぎに、エラー検出回路38の動作につい
て図5を用いて説明する。図5におけるシリアルデータ
のデータ部d0とd1とは、前述したように一方が
“1”であれば他方は“0”である。従って、データ部
d0とd1のEX−OR(排他的論理和)をとればその
値は必ず1となる。このことを用いてエラー検出回路3
8では全ペアビットについてEX−ORをとり、そのす
べてが1であることを確認すれば転送エラーはないと判
断し、EX−ORのどれかが0であれば、転送エラーが
生じたと判断する。このエラー検出回路38は、たとえ
ば図3のような回路で実現できる。すなわち、図3の場
合、各ペアビットのEX−ORをとるEX−OR回路3
9〜42と、これらEX−OR回路39〜42の出力信
号n0〜n3の論理積の否定をとるNAND回路43と
から構成され、NAND回路43の出力信号Yが“0”
であれば転送エラーなし、“1”であれば転送エラーを
検出したことになる。Next, the operation of the error detection circuit 38 will be described with reference to FIG. As described above, if one of the data portions d0 and d1 of the serial data in FIG. 5 is "1", the other is "0". Therefore, if an EX-OR (exclusive OR) of the data parts d0 and d1 is taken, the value will always be 1. Using this, the error detection circuit 3
In step 8, EX-OR is performed for all pair bits, and if all of them are 1, it is determined that there is no transfer error. If any of the EX-OR is 0, it is determined that a transfer error has occurred. The error detection circuit 38 can be realized by a circuit as shown in FIG. 3, for example. That is, in the case of FIG. 3, the EX-OR circuit 3 that takes the EX-OR of each pair bit
9 to 42, and a NAND circuit 43 for negating the logical product of the output signals n0 to n3 of the EX-OR circuits 39 to 42. The output signal Y of the NAND circuit 43 is "0".
If it is, there is no transfer error, and if "1", it means that a transfer error has been detected.
【0032】つぎに、復調回路37の動作について説明
する。図2(a)に示す変調方式に応じた復調方式によ
り、2ビットデータを1ビットデータに復調する。この
とき、2度のシリアル入力信号210により受信した2
バイト長のデータをあわせて復調して、1バイト長にし
て、パラレル出力信号214として外部に転送する。図
4は復調回路37による復調のしかたを示す図である。
2度に分けて受信する2バイト長のデータの下位の1バ
イトをd'0 〜d'7 、上位の1バイトをd"0 〜d"7 とする
と、各ペアビットの上位ビットの信号をとった8ビット
の信号d0' 〜d7' が復調後のパラレル出力信号214と
なる。Next, the operation of the demodulation circuit 37 will be described. The 2-bit data is demodulated into 1-bit data by a demodulation method corresponding to the modulation method shown in FIG. At this time, 2 received by the serial input signal 210 twice
The data having the byte length is demodulated together and converted into a 1-byte length, and is transferred to the outside as a parallel output signal 214. FIG. 4 is a diagram showing a method of demodulation by the demodulation circuit 37.
Assuming that the lower one byte of the 2-byte data received twice is d'0 to d'7 and the upper one byte is d "0 to d" 7, the signal of the upper bit of each pair bit is taken. The 8-bit signals d0 'to d7' become the demodulated parallel output signal 214.
【0033】以上のように本実施の形態によれば、1ビ
ットのデータを相異なる論理値からなる2ビットのデー
タに変調したシリアルデータの送信を行い、受信側で2
ビットのデータの論理値の変化点を検出することにより
ビットデータに同期した受信を行うため、送受信間のク
ロック誤差によりシリアルデータの途中で同期が外れて
生じる転送エラーを回避することができる。As described above, according to the present embodiment, serial data obtained by modulating 1-bit data into 2-bit data having different logical values is transmitted,
Since the reception synchronized with the bit data is performed by detecting the change point of the logical value of the bit data, it is possible to avoid a transfer error caused by the loss of synchronization in the middle of the serial data due to a clock error between transmission and reception.
【0034】さらに、エラー検出回路38を付加するこ
とにより、ビット単位の転送エラーの検出が可能とな
り、従来のパリティチェックよりも高精度に転送エラー
を検出でき、本実施の形態では、受信用シフトレジスタ
27からのパリティビット13の出力は不要である。し
たがって、受信側にエラー検出回路38を備えていれ
ば、シリアル入力信号210、すなわち送信側のシリア
ル出力信号206にはパリティビット13を挿入する必
要はない。また、エラー検出回路38を付加しない場合
には、受信用シフトレジスタ27からのパリティビット
13により従来のパリティチェックを行えばよい。Further, by adding the error detection circuit 38, it is possible to detect a transfer error in units of bits, and it is possible to detect a transfer error with higher accuracy than in the conventional parity check. The output of the parity bit 13 from the register 27 is unnecessary. Therefore, if the error detection circuit 38 is provided on the receiving side, it is not necessary to insert the parity bit 13 into the serial input signal 210, that is, the serial output signal 206 on the transmitting side. If the error detection circuit 38 is not added, a conventional parity check may be performed using the parity bit 13 from the reception shift register 27.
【0035】また、本実施の形態では、シリアル出力信
号206およびシリアル入力信号210のデータ部は8
ビットとして説明したが、5〜8ビットの任意のビット
をとることもある。なお、本実施の形態では、調歩同期
式シリアルデータ送受信装置として説明したが、図1に
おける送信部のみを備えた調歩同期式シリアルデータ送
信装置を実現できることは言うまでもなく、また、図1
における受信部のみを備えた調歩同期式シリアルデータ
受信装置を実現できることは言うまでもない。In the present embodiment, the data portions of the serial output signal 206 and the serial input signal 210 are 8 bits.
Although described as bits, arbitrary bits of 5 to 8 bits may be used. Although the present embodiment has been described as a start-stop synchronous serial data transmission / reception device, it goes without saying that a start-stop synchronization serial data transmission device including only the transmission unit in FIG. 1 can be realized.
Needless to say, it is possible to realize a start-stop synchronous serial data receiving apparatus provided only with the receiving unit in the above.
【0036】[0036]
【発明の効果】以上のように本発明によれば、1ビット
のデータを相異なる論理値からなる2ビットのデータに
変調したシリアルデータの送信を行い、受信側で2ビッ
トのデータの論理値の変化点を検出することによりビッ
トデータに同期した受信を行うため、送受信間のクロッ
ク誤差によりシリアルデータの途中で同期が外れて生じ
る転送エラーを回避することができる。As described above, according to the present invention, serial data in which 1-bit data is modulated into 2-bit data having different logical values is transmitted, and the logical value of the 2-bit data is transmitted on the receiving side. Since the reception synchronized with the bit data is performed by detecting the change point of the data, it is possible to avoid a transfer error caused by the loss of synchronization in the middle of the serial data due to a clock error between transmission and reception.
【0037】さらに、受信側で受信するシリアルデータ
の相異なる論理値からなる全ての2ビットのデータにつ
いて各2ビットのデータの排他的論理和を求め、各2ビ
ットのデータの排他的論理和の全ての値が1である場合
には転送エラーは無いと判断し、その他の場合には転送
エラーが有ると判断することにより、従来のパリティチ
ェックよりも高精度な転送エラーの検出が可能になる。Further, the exclusive OR of each 2-bit data is obtained for all 2-bit data having different logical values of the serial data received on the receiving side, and the exclusive-OR of each 2-bit data is obtained. When all the values are 1, it is determined that there is no transfer error, and in other cases, it is determined that there is a transfer error, so that a transfer error can be detected with higher accuracy than the conventional parity check. .
【図1】本発明の実施の形態の調歩同期式シリアルデー
タ送受信装置のブロック図である。FIG. 1 is a block diagram of a start-stop synchronous serial data transmission / reception device according to an embodiment of the present invention.
【図2】本発明の実施の形態における変調回路によるバ
イナリフェーズ変調を示す図である。FIG. 2 is a diagram illustrating binary phase modulation by a modulation circuit according to the embodiment of the present invention.
【図3】本発明の実施の形態におけるエラー検出回路の
一例を示す図である。FIG. 3 is a diagram illustrating an example of an error detection circuit according to the embodiment of the present invention.
【図4】本発明の実施の形態における復調回路による復
調のしかたを示す図である。FIG. 4 is a diagram illustrating a demodulation method by a demodulation circuit according to the embodiment of the present invention.
【図5】調歩同期式シリアルデータのタイミングチャー
トである。FIG. 5 is a timing chart of start-stop synchronous serial data.
【図6】従来の調歩同期式シリアルデータ送受信装置の
ブロック図である。FIG. 6 is a block diagram of a conventional asynchronous serial data transmission / reception device.
【図7】従来の調歩同期式シリアルデータ送受信装置に
おけるシリアル入力信号の同期のとり方を示す図であ
る。FIG. 7 is a diagram showing how to synchronize a serial input signal in a conventional start-stop synchronous serial data transmission / reception device.
23 分周回路 24 送信用シフトレジスタ 27 受信用シフトレジスタ 31 送信制御部 32 変調回路 33 送信バッファ 34 受信制御部 35 受信クロック生成回路 36 受信バッファ 37 復調回路 38 エラー検出回路 104 パラレル入力信号 105 動作クロック 106 送信クロック 201 変調後の転送データ 202 送信制御信号 203 ラッチ信号 204 動作スタート信号 205 転送データ 206 シリアル出力信号 207 受信制御信号 208 受信イネーブル信号 209 ラッチ信号 210 シリアル入力信号 211 受信クロック 212 データ部 213 受信完了信号 214 パラレル出力信号 23 frequency dividing circuit 24 transmission shift register 27 reception shift register 31 transmission control unit 32 modulation circuit 33 transmission buffer 34 reception control unit 35 reception clock generation circuit 36 reception buffer 37 demodulation circuit 38 error detection circuit 104 parallel input signal 105 operation clock 106 transmission clock 201 modulated transfer data 202 transmission control signal 203 latch signal 204 operation start signal 205 transfer data 206 serial output signal 207 reception control signal 208 reception enable signal 209 latch signal 210 serial input signal 211 reception clock 212 data section 213 reception Completion signal 214 Parallel output signal
Claims (8)
にデータ部を挟んだシリアルデータの送信および受信を
行う調歩同期式シリアルデータ送受信方法であって、 送信側では、1ビットのデータを相異なる論理値からな
る2ビットのデータに変調することによりnビット長
(nは所定の整数)のパラレルデータを2nビット長の
転送データとし、この転送データをnビット長単位に分
割し、この分割した各々を前記データ部とする対をなす
2つのシリアルデータの送信を行い、 受信側では、前記対をなす2つのシリアルデータを受信
する際、この受信するシリアルデータの前記相異なる論
理値からなる2ビットのデータの論理値の変化点を検出
することによりビットデータに同期した受信を行い、受
信した前記シリアルデータのデータ部の前記相異なる論
理値からなる2ビットのデータを1ビットのデータに復
調することを特徴とする調歩同期式シリアルデータ送受
信方法。An asynchronous serial data transmission / reception method for transmitting and receiving serial data with a data portion interposed between a start bit and a stop bit. By modulating the data into 2-bit data consisting of values, parallel data having an n-bit length (n is a predetermined integer) is converted to transfer data having a 2n-bit length, and the transfer data is divided into n-bit length units. Is transmitted as the data portion. When receiving the two serial data forming the pair, the receiving side transmits two bits of the different logical values of the received serial data when receiving the two serial data. By detecting the change point of the logical value of the data, reception synchronized with the bit data is performed, and the data portion of the received serial data is Asynchronous serial data transmission and reception method characterized by demodulating the 2-bit data consisting of serial phase different logic one bit of data.
なる論理値からなる2ビットのデータへの変調はバイナ
リフェーズ変調を用い、受信側における前記相異なる論
理値からなる2ビットのデータの1ビットのデータへの
復調はバイナリフェーズ復調を用いることを特徴とする
請求項1記載の調歩同期式シリアルデータ送受信方法。2. Modulation of 1-bit data to 2-bit data having different logical values on the transmitting side uses binary phase modulation, and 1-bit of 2-bit data having different logical values on the receiving side. 2. The asynchronous serial data transmission / reception method according to claim 1, wherein the demodulation to said data uses binary phase demodulation.
相異なる論理値からなる全ての2ビットのデータについ
て各2ビットのデータの排他的論理和を求め、前記各2
ビットのデータの排他的論理和の全ての値が1である場
合には転送エラーは無いと判断し、その他の場合には転
送エラーが有ると判断することを特徴とする請求項1ま
たは2記載の調歩同期式シリアルデータ送受信方法。3. On the receiving side, exclusive OR of each 2-bit data is obtained for all 2-bit data having different logical values of the received serial data.
3. The method according to claim 1, wherein if all values of the exclusive OR of the bit data are 1, it is determined that there is no transfer error, and otherwise, it is determined that there is a transfer error. Asynchronous serial data transmission / reception method.
にデータ部を挟んだシリアルデータの送信を行う調歩同
期式シリアルデータ送信装置であって、 基本クロックを分周して送信クロックを生成する分周回
路と、 1ビットのデータを相異なる論理値からなる2ビットの
データに変調することによりnビット長(nは所定の整
数)のパラレルデータを2nビット長の転送データとし
て出力する変調回路と、 この変調回路の出力する2nビット長の転送データを記
憶し、この転送データをnビット長単位に分割して出力
する送信バッファと、 この送信バッファの出力するnビット長単位に分割した
転送データの各々を前記データ部とする対をなす2つの
シリアルデータを前記分周回路の送信クロックを用いて
送信する送信用シフトレジスタとを設けたことを特徴と
する調歩同期式シリアルデータ送信装置。4. An asynchronous serial data transmitter for transmitting serial data with a data portion interposed between a start bit and a stop bit, wherein the frequency divider divides a basic clock to generate a transmission clock. A modulation circuit that modulates 1-bit data into 2-bit data having different logical values and outputs n-bit (n is a predetermined integer) parallel data as 2n-bit length transfer data; A transmission buffer that stores 2n-bit transfer data output from the modulation circuit and divides the transfer data into n-bit length units and outputs the transmission data; and a transmission buffer that divides the transfer data into n-bit length units and outputs the transmission buffer. A transmission shift register for transmitting two serial data pairs each having the data portion using a transmission clock of the frequency dividing circuit; Asynchronous serial data transmission apparatus characterized by comprising.
にデータ部を挟んだシリアルデータの受信を行う調歩同
期式シリアルデータ受信装置であって、 nビット長(nは所定の整数)のデータが1ビットのデ
ータを相異なる論理値からなる2ビットのデータに変調
されることにより2nビット長のデータとされ、このデ
ータがnビット長単位に分割されて、その各々が前記デ
ータ部として送信された対をなす2つのシリアルデータ
を受信し、このシリアルデータの前記相異なる論理値か
らなる2ビットのデータの論理値の変化点を検出するこ
とによりビットデータに同期した受信クロックを生成す
る受信クロック生成回路と、 この受信クロック生成回路の受信クロックを用いて前記
対をなす2つのシリアルデータを受信して前記データ部
を取り出す受信用シフトレジスタと、 この受信用シフトレジスタで前記対をなす2つのシリア
ルデータから取り出した2nビット長分のデータ部を記
憶する受信バッファと、 この受信バッファに記憶されている前記2nビット長分
のデータ部を前記相異なる論理値からなる2ビットのデ
ータを1ビットのデータにするように復調する復調回路
とを設けたことを特徴とする調歩同期式シリアルデータ
受信装置。5. An asynchronous serial data receiver for receiving serial data with a data portion interposed between a start bit and a stop bit, wherein data having an n-bit length (n is a predetermined integer) is 1 The bit data is modulated into 2-bit data having different logical values to form 2n-bit data, which is divided into n-bit length units, and each is transmitted as the data portion. Receiving clock generation for receiving a pair of two serial data and detecting a change point of a logical value of 2-bit data having the different logical values of the serial data to generate a receiving clock synchronized with the bit data And receiving the pair of serial data using the reception clock of the reception clock generation circuit and extracting the data portion. A receiving shift register to be output, a receiving buffer storing a data portion of 2n bits extracted from the paired serial data by the receiving shift register, and the 2n bits stored in the receiving buffer. A demodulation circuit for demodulating the data portion of the minute data so that the 2-bit data having the different logical values is converted into 1-bit data.
ト長分のデータ部の相異なる論理値からなる全ての2ビ
ットのデータについて各2ビットのデータの排他的論理
和を求め、前記各2ビットのデータの排他的論理和の全
ての値が1である場合には転送エラーは無いと判断し、
その他の場合には転送エラーが有ると判断するエラー検
出回路を設けた請求項5記載の調歩同期式シリアルデー
タ受信装置。6. An exclusive OR of each 2-bit data is obtained for all 2-bit data consisting of different logical values of a data portion of a 2n-bit length stored in a reception buffer, and the 2-bit data is calculated. If all the values of the exclusive OR of the data are 1, it is determined that there is no transfer error,
6. The start-stop synchronous serial data receiving device according to claim 5, further comprising an error detection circuit for determining that there is a transfer error in other cases.
にデータ部を挟んだシリアルデータの送信部および受信
部を備えた調歩同期式シリアルデータ送受信装置であっ
て、 前記送信部は、 基本クロックを分周して送信クロックを生成する分周回
路と、 1ビットのデータを相異なる論理値からなる2ビットの
データに変調することによりnビット長(nは所定の整
数)のパラレルデータを2nビット長の転送データとし
て出力する変調回路と、 この変調回路の出力する2nビット長の転送データを記
憶し、この転送データをnビット長単位に分割して出力
する送信バッファと、 この送信バッファの出力するnビット長単位に分割した
転送データの各々を前記データ部とする対をなす2つの
シリアルデータを前記分周回路の送信クロックを用いて
送信する送信用シフトレジスタとを設け、 前記受信部は、 nビット長のデータが1ビットのデータを相異なる論理
値からなる2ビットのデータに変調されることにより2
nビット長のデータとされ、このデータがnビット長単
位に分割されて、その各々が前記データ部として送信さ
れた対をなす2つのシリアルデータを受信し、このシリ
アルデータの前記相異なる論理値からなる2ビットのデ
ータの論理値の変化点を検出することによりビットデー
タに同期した受信クロックを生成する受信クロック生成
回路と、 この受信クロック生成回路の受信クロックを用いて前記
対をなす2つのシリアルデータを受信して前記データ部
を取り出す受信用シフトレジスタと、 この受信用シフトレジスタで前記対をなす2つのシリア
ルデータから取り出した2nビット長分のデータ部を記
憶する受信バッファと、 この受信バッファに記憶されている前記2nビット長分
のデータ部を前記相異なる論理値からなる2ビットのデ
ータを1ビットのデータにするように復調する復調回路
とを設けたことを特徴とする調歩同期式シリアルデータ
送受信装置。7. An asynchronous serial data transmitter / receiver comprising a serial data transmitting unit and a receiving unit sandwiching a data portion between a start bit and a stop bit, wherein the transmitting unit divides a basic clock. A frequency dividing circuit for generating a transmission clock by dividing the data; and modulating 1-bit data into 2-bit data having different logical values to convert n-bit parallel data (n is a predetermined integer) into 2n-bit data. A transmission circuit that stores 2n-bit length transfer data output from the modulation circuit, divides the transfer data into n-bit length units, and outputs the data; and a transmission buffer that outputs the transmission data. Using the transmission clock of the frequency dividing circuit, two serial data pairs forming the data portion each of the transfer data divided into n-bit length units are used. And a transmitting shift register for transmitting provided, the receiving section 2 by the data of n bits length is modulated into 2-bit data consisting of different logic value 1-bit data
n-bit data, the data is divided into n-bit length units, each of which receives a pair of serial data transmitted as the data part, and receives the different logical values of the serial data. A reception clock generation circuit for generating a reception clock synchronized with the bit data by detecting a change point of the logical value of the 2-bit data comprising: a reception clock generation circuit; A reception shift register for receiving serial data and extracting the data portion; a reception buffer for storing a data portion of 2n bits extracted from the pair of serial data by the reception shift register; The 2n-bit data portion stored in the buffer is converted into a 2-bit data having different logical values. Asynchronous serial data transmission and receiving apparatus, characterized in that provided a demodulation circuit for demodulating the data such that the 1-bit data.
部の相異なる論理値からなる全ての2ビットのデータに
ついて各2ビットのデータの排他的論理和を求め、前記
各2ビットのデータの排他的論理和の全ての値が1であ
る場合には転送エラーは無いと判断し、その他の場合に
は転送エラーが有ると判断するエラー検出回路を設けた
請求項7記載の調歩同期式シリアルデータ送受信装置。8. A receiving unit calculates an exclusive OR of each 2-bit data for all 2-bit data consisting of different logical values of a data portion of a 2n-bit length stored in a receiving buffer, An error detecting circuit is provided, which determines that there is no transfer error when all values of the exclusive OR of the two-bit data are 1, and that there is a transfer error in other cases. 7. The start-stop synchronous serial data transmission / reception device according to 7.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9254423A JPH1198200A (en) | 1997-09-19 | 1997-09-19 | Start-stop synchronization type serial data transmission and reception method, transmitter, receiver and transmitter-receiver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9254423A JPH1198200A (en) | 1997-09-19 | 1997-09-19 | Start-stop synchronization type serial data transmission and reception method, transmitter, receiver and transmitter-receiver |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1198200A true JPH1198200A (en) | 1999-04-09 |
Family
ID=17264782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9254423A Pending JPH1198200A (en) | 1997-09-19 | 1997-09-19 | Start-stop synchronization type serial data transmission and reception method, transmitter, receiver and transmitter-receiver |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1198200A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100436145B1 (en) * | 2001-11-28 | 2004-06-14 | 삼성전자주식회사 | Control method of serial communication apparatus |
JP2007128189A (en) * | 2005-11-01 | 2007-05-24 | Shinsedai Kk | Serial data transmitter-receiver |
US10177893B2 (en) | 2014-10-29 | 2019-01-08 | Ricoh Company, Ltd. | Serial communication system |
-
1997
- 1997-09-19 JP JP9254423A patent/JPH1198200A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100436145B1 (en) * | 2001-11-28 | 2004-06-14 | 삼성전자주식회사 | Control method of serial communication apparatus |
JP2007128189A (en) * | 2005-11-01 | 2007-05-24 | Shinsedai Kk | Serial data transmitter-receiver |
US10177893B2 (en) | 2014-10-29 | 2019-01-08 | Ricoh Company, Ltd. | Serial communication system |
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