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JPH1196761A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH1196761A
JPH1196761A JP9259532A JP25953297A JPH1196761A JP H1196761 A JPH1196761 A JP H1196761A JP 9259532 A JP9259532 A JP 9259532A JP 25953297 A JP25953297 A JP 25953297A JP H1196761 A JPH1196761 A JP H1196761A
Authority
JP
Japan
Prior art keywords
circuit
power supply
ternary
semiconductor integrated
inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9259532A
Other languages
English (en)
Inventor
Masakuni Kawagoe
政邦 川越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Oki Micro Design Miyazaki Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP9259532A priority Critical patent/JPH1196761A/ja
Priority to TW087105124A priority patent/TW381265B/zh
Priority to US09/055,988 priority patent/US6133752A/en
Priority to CN98109668A priority patent/CN1212435A/zh
Priority to EP98116237A priority patent/EP0905904B1/en
Priority to DE69819278T priority patent/DE69819278T2/de
Priority to KR10-1998-0039813A priority patent/KR100363142B1/ko
Publication of JPH1196761A publication Critical patent/JPH1196761A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

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Abstract

(57)【要約】 【課題】 バックバイアスに昇圧電源を用いる必要があ
るが、昇圧電源は電位変動の影響を受けることがあるた
め、ラッチアップすることがあった。 【解決手段】 昇圧電源を含む３種類の電源を選択出力
する三値回路を備える半導体集積回路装置において、三
値回路に、(i) 昇圧電源を除く他の２つの電源のうちい
ずれかを選択出力する第１のインバータ回路と、(ii)第
１のインバータ回路の出力と昇圧電源のいずれかを選択
出力する第２のインバータ回路と、(iii)第１のインバ
ータと上記第２のインバータとを接続する配線に挿入さ
れた抵抗とを備えるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に、昇圧電源を使用する回路を有する半導体
集積回路装置に適用して好適なものである。
【０００２】
【従来の技術】以下、ＤＲＡＭ（ダイナミックＲＡＭ）
を例に説明する。ＤＲＡＭには、一般に、図２に示す回
路構成が用いられている。
【０００３】ＤＲＡＭは、三値回路（ＴＧ回路）から与
えられるタイミング信号に応じてトランスファゲート
（１）及び（２）をオンオフ制御することによって、メ
モリアレイ（メモリセル）に保持されているデータのセ
ンスアンプ（ＳＡ）への転送を制御し、転送結果を増幅
し出力する構成を有する。
【０００４】ここで、三値回路（ＴＧ回路）の内部構成
を図３に示し、その動作タイミングを図４に示す。三値
回路（ＴＧ回路）は、２つのインバータ回路とラッチ回
路とで構成される回路であり、セット信号Ａによって昇
圧電源ＳＢＯＯＳＴと他の２つの電源との切替を制御す
る一方、リセット信号Ａ’によって電源電圧ＶccとＶss
との切替を制御している。すなわち、昇圧電源ＳＢＯＯ
ＳＴ及び電源電圧Ｖcc、Ｖssの３種類の電圧を切替制御
している。
【０００５】因みに、ここで用いられる昇圧電源ＳＢＯ
ＯＳＴは、トランスファゲート（１）及び（２）のゲー
ト信号となる電圧であり、電源電圧Ｖccを基に集積回路
内で生成される。また、昇圧電源ＳＢＯＯＳＴは、ビッ
ト線の電荷を十分にセンスアンプ（ＳＡ）に伝達するた
め、Ｖcc＋Ｖt ＋αに昇圧されている。
【０００６】三値回路（ＴＧ回路）は、以下の動作によ
って３種類の電圧を発生する。
【０００７】まず、アクセス時（メモリアレイ内の、あ
るメモリセルにアクセスする場合）の動作を説明する。
【０００８】このとき、リセット信号Ａ’は「Ｈ」レベ
ルを保持した状態に、セット信号Ａは「Ｌ」レペルを保
持した状態になる。これにより、ＰチャネルＭＯＳトラ
ンジスタＰ１はオフし、ＮチャネルＭＯＳトランジスタ
Ｎ１はオンする。一方、ＰチャネルＭＯＳトランジスタ
Ｐ２はオンし、ＮチャネルＭＯＳトランジスタＮ２はオ
フする。この結果、タイミング信号（ＴＧ信号）のレベ
ルは、ＰチャネルＭＯＳトランジスタＰ２を介し与えら
れるＳＢＯＯＳＴレベルになる。
【０００９】なお、このように、タイミング信号（ＴＧ
信号）がＳＢＯＯＳＴレベルになると、トランスファゲ
ート（１）が完全にオン（一方、トランスファゲート
（２）はオフ）し、ビット線がセンスアンプ（ＳＡ）に
接続される状態となり、センス動作を開始する。さらに
次動作を行なっていき、アクセス動作を行なう。
【００１０】次に、アクセス動作後のプリチャージ動作
を説明する。
【００１１】このとき、リセット信号Ａ’は「Ｌ」レベ
ルを保持した状態に、セット信号Ａは「Ｈ」レベルを保
持した状態になる。これにより、ＰチャネルＭＯＳトラ
ンジスタＰ１はオンし、ＮチャネルＭＯＳトランジスタ
Ｎ１はオフする。一方、ＰチャネルＭＯＳトランジスタ
Ｐ２はオフし、ＮチャネルＭＯＳトランジスタＮ２はオ
ンする。この結果、タイミング信号（ＴＧ信号）のレベ
ルは、ＰチャネルＭＯＳトランジスタＰ１−Ｎチャネル
ＭＯＳトランジスタＮ２を介して与えられる電源電圧Ｖ
ccレベルになる。
【００１２】なお、非選択時には、リセット信号Ａ’及
びセット信号Ａ共に「Ｈ」レベルを保持した状態にな
る。これにより、タイミング信号（ＴＧ信号）のレベル
は、ＮチャネルＭＯＳトランジスタＮ１及びＮ２を介し
て与えられる電源電圧Ｖssレベルになる。
【００１３】以上が、三値回路（ＴＧ回路）が３種類の
電圧を選択的に発生する場合の動作である。なおここ
で、図３におけるＰチャネルＭＯＳトランジスタＰ１及
びＰ２のバックバイアスが昇圧電源ＳＢＯＯＳＴになっ
ているのは、これらＰチャネルＭＯＳトランジスタの耐
性を考慮した結果である。
【００１４】例えば、アクセス動作からプリチャージ動
作に移行する際、三値回路（ＴＧ回路）から出力される
タイミング信号（ＴＧ信号）の電位は、昇圧電源ＳＢＯ
ＯＳＴから電源電圧Ｖccへと遷移し、その際、遷移分に
相当する電荷がＰチャネルＭＯＳトランジスタＰ１を介
して電源電圧Ｖccへ流れることになる。
【００１５】この遷移の段階で、ＰチャネルＭＯＳトラ
ンジスタＰ１のソースにかかる昇圧電源ＳＢＯＯＳＴに
対する耐性を高めるため、バックバイアスを昇圧電源Ｓ
ＢＯＯＳＴとしているのである。
【００１６】
【発明が解決しようとする課題】ところが、バックバイ
アスとして与えられるこの昇圧電源ＳＢＯＯＳＴは、集
積回路内で生成される電源であるため、他の回路の影響
によりその電圧が変動する場合があり、特に、当該昇圧
電源ＳＢＯＯＳＴのレベルが低下した場合にはラッチ・
アップ現象が生じ得る問題があった。
【００１７】この現象の発生メカニズムを、図５のモデ
ル例を用いて説明する。なお、図５の図中、ＶBBとある
電源電圧は、ＮチャネルＭＯＳトランジスタのバックバ
イアスに使用している電源であり負電圧である。これ
は、電源電圧ＶBBをバックバイアスに印加すると、トラ
ンジスタの閾値（Ｖｔ）が上がり、メモリセルのホール
ドタイムが良くなるためである。
【００１８】以下、図５において、入出力パッド（以
下、Ｉ／ＯＰＡＤという。）に、電源電圧Ｖccレベルよ
り高い電圧が印加された場合を例に、昇圧電源ＳＢＯＯ
ＳＴのレベルが低下するとラッチアップ現象が生じるこ
とを説明する。
【００１９】（Ａ）まず、Ｉ／ＯＰＡＤに高い電圧が印
加されると、Ｉ／Ｏ回路のＰチャネルＭＯＳトランジス
タ下部に存在する寄生ＰＮＰ型トランジスタ（ａ）がオ
ンし、基板へ電流が流れ始める。これにより、電源電圧
ＶBBのレベルが上昇する。
【００２０】（Ｂ）この後、電源電圧ＶBBがそのレベル
の上昇によりＶssレペルより高くなると、今度は、寄生
ＰＮＰ型トランジスタ（ｂ）もオンし、ＶccからＶssへ
電流が流れるようになる。またこのとき、寄生ＮＰＮ型
トランジスタ（ｃ）もオンし、昇圧電源ＳＢＯＯＳＴか
らＶssへ電流が流れるようになる。これにより、昇圧電
源ＳＢＯＯＳＴのレベルが低くなる。
【００２１】（Ｃ）そして、以上３つの事象を原因とし
て、昇圧電源ＳＢＯＯＳＴのレベルがＶccより低くなる
と、寄生ＰＮＰ型トランジスタ（ｄ）もオンして基板へ
大電流が流れ出し、ついには昇圧電源ＳＢＯＯＳＴのレ
ベルが元のレベルに戻らなくなる。これが、ラッチ・ア
ップ状態である。
【００２２】
【課題を解決するための手段】
（Ａ）かかる課題を解決するため、請求項１の発明にお
いては、昇圧電源を含む３種類の電源を選択出力する三
値回路を備える半導体集積回路装置において、以下のよ
うにしたことを特徴とする。
【００２３】すなわち、三値回路に、(i) 昇圧電源を除
く他の２つの電源のうちいずれかを選択出力する第１の
インバータ回路と、(ii)第１のインバータ回路の出力と
昇圧電源のいずれかを選択出力する第２のインバータ回
路と、(iii) 第１のインバータと第２のインバータとを
接続する配線に挿入された抵抗とを設けるようにする。
【００２４】このように、抵抗を介して第１及び第２の
インバータ回路間を接続したことにより、出力端子に電
源を供給するインバータ回路が、第２のインバータ回路
から第１のインバータ回路に切り替わる際にも、抵抗に
よる電圧降下によって、直前出力端子に印加されていた
昇圧電源が第１のインバータ回路の出力に直接印加され
る事態を避けることができる。
【００２５】このため、第１のインバータ回路を構成す
るＰチャネルＭＯＳトランジスタのバックバイアスに印
加する電位に、従来のように昇圧電源を用いなくても、
十分な耐性を得ることができる。
【００２６】なお、請求項２の半導体集積回路装置の場
合のように、第１のインバータ回路を構成するＰチャネ
ルＭＯＳトランジスタのバックバイアスに外部電源を供
給することにより、内部で発生される昇圧電源を用いる
場合のようなバックバイアスの電位変動を無くし得、ラ
ッチアップ現象が起こらないようにできる。
【００２７】（Ｂ）また、かかる課題を解決するため、
請求項３の発明においては、昇圧電源を含む３種類の電
源を選択出力する三値回路を備える半導体集積回路装置
において、以下のようにしたことを特徴とする。
【００２８】すなわち、三値回路を構成するＰチャネル
ＭＯＳトランジスタに対してバックバイアスを供給する
バックバイアス供給源と三値回路とを接続する配線を、
低抵抗の配線とする。
【００２９】このように、低抵抗の配線を用いてバック
バイアスを供給することにより、基板電位の変動によら
ず、バックバイアス電位を一定に保ち得、ラッチアップ
が生じないようにできる。
【００３０】（Ｃ）また、かかる課題を解決するため、
請求項４の発明においては、昇圧電源を含む３種類の電
源を選択出力する三値回路を備える半導体集積回路装置
において、以下のようにしたことを特徴とする。
【００３１】すなわち、三値回路を構成するＰチャネル
ＭＯＳトランジスタに対してバックバイアスを供給する
バックバイアス供給源として供給能力の高いものを使用
する。
【００３２】このように、供給能力の高いバックバイア
ス供給源を用いることにより、基板電位の変動によら
ず、バックバイアス電位を一定に保ち得、ラッチアップ
が生じないようにできる。
【００３３】なお、供給能力の高いバックバイアス供給
源としては、例えば、請求項５の発明のように、１つの
供給線当たり複数のバックバイアス供給源を用意するよ
うにしても良い。
【００３４】（Ｄ）また、かかる課題を解決するため、
請求項６の発明においては、昇圧電源を含む３種類の電
源を選択出力する三値回路を備える半導体集積回路装置
において、以下のようにしたことを特徴とする。
【００３５】すなわち、負電圧発生回路を入出力回路部
の近辺に配置したことを特徴とする。
【００３６】このように、負電圧発生回路を入出力回路
部の近辺に配置することにより、入出力回路部に対する
電位の供給能力を高め、基板電位を安定に保つことがで
きる。この結果、負電圧発生回路の周辺に位置する三値
回路にラッチアップが生じ難くなる。
【００３７】（Ｅ）また、かかる課題を解決するため、
請求項７の発明においては、昇圧電源を含む３種類の電
源を選択出力する三値回路を備える半導体集積回路装置
において、以下のようにしたことを特徴とする。
【００３８】すなわち、入出力回路部の周囲を取り囲む
ようにガードリングを配置したことを特徴とする。
【００３９】このように、入出力回路部の周囲を取り囲
むようにガードリングを配置することにより、入出力回
路部に流れ込む電流をガードリングに逃がすことがで
き、基板電位に変動が生じないようにできる。この結
果、負電圧発生回路の周辺に位置する三値回路にラッチ
アップが生じ難くなる。
【００４０】（Ｆ）また、かかる課題を解決するため、
請求項８の発明においては、昇圧電源を含む３種類の電
源を選択出力する三値回路を備える半導体集積回路装置
において、以下のようにしたことを特徴とする。
【００４１】すなわち、三値回路に、(i) 昇圧電源を除
く他の２つの電源のうちいずれかを選択出力する、ブー
ストストラップインバータ構成の第１のインバータ回路
と、(ii)第１のインバータ回路の出力と昇圧電源のいず
れかを選択出力する第２のインバータ回路とを備えるよ
うにする。
【００４２】このように、第１のインバータ回路をブー
ストストラップインバータ構成とし、従来構成のように
ＰチャネルＭＯＳトランジスタを用いないので、ラッチ
アップの心配を回避できる。
【００４３】（Ｇ）また、かかる課題を解決するため、
請求項９の発明においては、それぞれ昇圧電源を含む３
種類の電源を選択出力する一対の三値回路を備え、当該
一対の三値回路が相補動作する半導体集積回路装置にお
いて、以下のようにしたことを特徴とする。
【００４４】すなわち、各三値回路は、(i) 昇圧電源を
除く他の２つの電源のうちいずれかを選択出力する第１
のインバータ回路と、(ii)第１のインバータ回路の出力
と昇圧電源のいずれかを選択出力する第２のインバータ
回路とを備え、(iii) 各三値回路の第１のインバータ回
路は、対をなす他の三値回路における第２のインバータ
回路の駆動信号を制御信号に用い動作するようにする。
【００４５】このように、一対の三値回路間で、その内
部で発生される制御信号を他方の回路の制御信号に使用
する構成としたことにより、各回路に専用の制御信号発
生回路を用いなくて良くなり、その分、レイアウト面積
を削減することができる。
【００４６】
【発明の実施の形態】
（Ａ）第１の実施形態 以下、図面について、本発明の第１の実施形態を説明す
る。
【００４７】図１に、第１の実施形態に係る三値回路
（ＴＧ回路）の構成を示す。この図１は、図３との同一
部分に同一符号を付して示すもので、ＮチャネルＭＯＳ
トランジスタＮ２のソースとＰチャネルＭＯＳトランジ
スタＰ１のドレインとの間に電位差吸収用の抵抗を設け
た点及びバックバイアスとして電源電圧Ｖccを与えるこ
とにした点を特徴とするものである。
【００４８】その他の部分は、図３の場合と同様であ
る。すなわち、昇圧電源ＳＢＯＯＳＴと他の２つの電源
とを切り替えるための第１のインバータ回路と、電源電
圧ＶccとＶssとを切り替えるための第２のインバータ回
路と、第１のインバータ回路を切替制御するラッチ回路
とを有する点は同様である。
【００４９】このため、その基本的な動作も前述した動
作と同様となる。
【００５０】すなわち、アクセス時（メモリアレイ内
の、あるメモリセルにアクセスする場合）には、リセッ
ト信号Ａ’に「Ｈ」レベル、セット信号Ａに「Ｌ」レペ
ルが印加された状態で、昇圧電源ＳＢＯＯＳＴをタイミ
ング信号（ＴＧ信号）として出力する。
【００５１】また、アクセス動作後のプリチャージ動作
時には、リセット信号Ａ’に「Ｌ」レベル、セット信号
Ａに「Ｈ」レベルが印加された状態で、電源電圧Ｖccレ
ベルをタイミング信号（ＴＧ信号）として出力する。
【００５２】なお、非選択時には、リセット信号Ａ’及
びセット信号Ａ共に「Ｈ」レベルが印加された状態で、
電源電圧Ｖssレベルをタイミング信号（ＴＧ信号）とし
て出力する。
【００５３】ただし、従来構成ではラッチアップが生じ
得るような状態（すなわち、Ｉ／ＯＰＡＤにＶccレベル
より高い電圧が印加され、寄生トランジスタがオンする
ような状態）になっても、本実施形態の三値回路（ＴＧ
回路）はラッチアップを生じなくなる。
【００５４】これは、バックバイアスとして電源電圧Ｖ
ccを用いることにしたことにより、その電位がほぼ一定
電位に固定されるため、従来回路のようにバックバイア
スの電位がＶccレベルより低下して寄生ＰＮＰ型トラン
ジスタ（ｄ）がオンするような事態を有効に回避し得る
からである。
【００５５】また、従来は、プリチャージ時におけるＰ
チャネルＭＯＳトランジスタの耐性を高めるため、昇圧
電源ＳＢＯＯＳＴでバックバイアスをかける必要があっ
たが、この実施形態の回路の場合には、プリチャージ時
開始直後の期間における電位差は抵抗Ｒの電圧降下によ
って吸収され、ＰチャネルＭＯＳトランジスタＰ１のソ
ースに印加される電位はほぼＶccレベルとできるので、
トランジスタの耐性上も問題ない。
【００５６】以上のように、第１の実施形態によれば、
従来に比してラッチアップの発生し難い三値回路（ＴＧ
回路）を実現することができる。
【００５７】（Ｂ）第２の実施形態 続いて、本発明の第２の実施形態を説明する。
【００５８】図６に、第２の実施形態に係る構成を示
す。この第２の実施形態は、三値回路部（ＴＧ回路部）
にバックバイアスを供給する配線の抵抗を低下させるこ
とにより、バックバイアスの電圧低下を避ける方法を提
案するものである。
【００５９】この第２の実施形態では、バックバイアス
ＰＵＭＰ回路と三値回路部（ＴＧ回路部）とを、同一線
幅の２本の配線で接続する。
【００６０】なお、この実施形態は、三値回路部（ＴＧ
回路部）の構成を、図１（第１の実施形態の三値回路）
の構成とする場合にも、図３（従来型の三値回路）の構
成とする場合にも、どちらの場合にも適用可能である。
いずれにしても、バックバイアスのレベル低下を起こら
ないようにし得る。なお、図１の場合には、図３の場合
よりもさらに高い効果が期待できる。
【００６１】この結果、図５における寄生ＰＮＰ型トラ
ンジスタ（ｃ）がオンする事象によるバックバイアスレ
ベル低下を無くし得、寄生ＰＮＰ型トランジスタ（ｄ）
がオンする事象、すなわち、ラッチアップを防ぐことが
できる。
【００６２】（Ｃ）第３の実施形態 以下図面について、本発明の第３の実施形態を説明す
る。
【００６３】図７は、第３の実施形態に係る構成を示
す。この第３の実施形態は、三値回路部（ＴＧ回路部）
にバックバイアスを供給するＰＵＭＰ回路の供給能力を
強化することにより、バックバイアスの低下を一層起こ
りにくくする方法を提案するものである。
【００６４】この第３の実施形態では、バックバイアス
ＰＵＭＰ回路を２つ設けることにより、１つしか設けな
い場合に比してその供給能力を高めている。これによ
り、寄生ＰＮＰ型トランジスタ（ｃ）がオンして電荷の
引き抜きが生じても、その分の電荷を容易に供給できる
ため、バックバイアスのレベルが低下する事態を有効に
回避し得る。すなわち、寄生ＰＮＰ型トランジスタ
（ｄ）がオンしてラッチアップする事態を有効に回避し
得る。
【００６５】なお、この実施形態の場合も、三値回路部
（ＴＧ回路部）の構成は、図１（第１の実施形態の三値
回路）の構成であっても、図３（従来型の三値回路）の
構成であっても、どちらの場合にも適用できる。勿論、
第１の構成の場合にはより高い効果が得られる。
【００６６】（Ｄ）第４の実施形態 以下図面について、本発明の第４の実施形態を説明す
る。
【００６７】図８は、第４の実施形態に係る構成を示
す。この第４の実施形態は、電源電圧ＶBBを供給するＰ
ＵＭＰ回路の位置を、現在の位置（アドレス部：読み出
し／書き込みアドレスを発生する回路部内）から、Ｉ／
Ｏ部に近い場所に配置することにより、電源電圧ＶBBの
レベル上昇を抑制し、ラッチアップを回避する方法を提
案するものである。
【００６８】図８の場合には、２つあるＩ／Ｏ部の中間
位置に配置している。これにより、Ｉ／ＯＰＡＤに電源
電圧Ｖccレベルより高い電圧が印加された場合にも、寄
生ＰＮＰ型トランジスタ（ａ）、寄生ＮＰＮ型トランジ
スタ（ｂ）、寄生ＮＰＮ型トランジスタ（ｃ）がオンす
る事態が回避され、バックバイアスのレベル低下がなく
なる。この結果、寄生ＰＮＰ型トランジスタ（ｄ）がオ
ンする事象もなくなり、ラッチアップを防ぐことができ
る。
【００６９】なお、この実施形態の場合も、三値回路部
（ＴＧ回路部）の構成は、図１（第１の実施形態の三値
回路）の構成であっても、図３（従来型の三値回路）の
構成であっても、どちらの場合にも適用できる。勿論、
第１の構成の場合にはより高い効果が得られる。
【００７０】（Ｅ）第５の実施形態 以下図面について、本発明の第５の実施形態を説明す
る。
【００７１】図９は、第５の実施形態に係る構成を示
す。この第５の実施形態は、Ｉ／Ｏ回路部を取り囲むよ
うに、その周囲をガードリング（電源電圧Ｖcc又はＶss
に固定する）を配置することにより、ＶBBレベルの上昇
を抑えるものである。
【００７２】前述の「発明が解決しようとする課題」に
おいても述べたように、三値回路部（ＴＧ回路部）にお
けるラッチアップは、Ｉ／ＯＰＡＤに高電圧が印加され
ることによって生じるＶBBレベルの低下に起因するもの
と考えられる。
【００７３】従って、この実施形態では、Ｉ／Ｏ回路部
の周囲にガードリングを配置し、Ｉ／ＯＰＡＤより流れ
込む電流をガードリングに逃がすことにより、ＶBBレベ
ルの上昇を抑える。すなわち、寄生ＰＮＰ型トランジス
タ（ａ）、寄生ＮＰＮ型トランジスタ（ｂ）、寄生ＮＰ
Ｎ型トランジスタ（ｃ）をオンしてバックバイアスのレ
ベルが低下し、寄生ＰＮＰ型トランジスタ（ｄ）がオン
する事象を回避できる。
【００７４】なお、この実施形態の場合も、三値回路部
（ＴＧ回路部）の構成は、図１（第１の実施形態の三値
回路）の構成であっても、図３（従来型の三値回路）の
構成であっても、どちらの場合にも適用できる。勿論、
第１の構成の場合にはより高い効果が得られる。
【００７５】（Ｆ）第６の実施形態 以下図面について、本発明の第６の実施形態を説明す
る。
【００７６】図１０に、第６の実施形態に係る三値回路
（ＴＧ回路）の構成を示す。この図１０は、図３との同
一部分に同一符号を付して示すもので、電源電圧Ｖccと
Ｖssとを切り替えるための第２のインバータ回路に用い
られていたＰチャネルＭＯＳトランジスタＰ１を、Ｎチ
ャネルＭＯＳトランジスタＮ５（バックバイアスがＶB
B）に置き換えた点を特徴とするものである。
【００７７】これに伴い、この第６の実施形態では、新
たに設けたＮチャネルＭＯＳトランジスタＮ５を駆動す
るためのレベルシフト回路１と、２つのＮチャネルＭＯ
ＳトランジスタＮ１及びＮ５を相補動作させるためのイ
ンバータＩＮＶ４とが付加されている。
【００７８】すなわち、第２のインバータ回路をプッシ
ュプルインバータ回路構成とし、そのプッシュプル段を
構成する一対のＮチャネルＭＯＳトランジスタのうち電
源電圧Ｖccの供給／非供給を切り替えるＭＯＳトランジ
スタＮ５のゲートに、レベルシフト回路１において昇圧
された電圧を印加する構成を採用している。
【００７９】ここで、レベルシフト回路１によって昇圧
するのは、ソースにはゲート電位に比してしきい値電圧
Ｖｔだけ低い電圧が現れるため、タイミング信号（ＴＧ
信号）の電位がＶccより低くなるのを回避するためであ
る。従って、レベルシフト回路１からはＶcc＋Ｖt ＋α
に昇圧された電圧電源ＳＢＯＯＳＴが出力される。
【００８０】次に、以上の構成を有する本実施形態の三
値回路（ＴＧ回路）の動作を説明する。
【００８１】まず、アクセス時（メモリアレイ内の、あ
るメモリセルにアクセスする場合）には、リセット信号
Ａ’に「Ｈ」レベル、セット信号Ａに「Ｌ」レペルが印
加される。このとき、ＮチャネルＭＯＳトランジスタＮ
５はオフし、ＮチャネルＭＯＳトランジスタＮ１はオン
する。一方、ＰチャネルＭＯＳトランジスタＰ２はオン
し、ＮチャネルＭＯＳトランジスタＮ２はオフする。こ
の結果、タイミング信号（ＴＧ信号）のレベルは、Ｐチ
ャネルＭＯＳトランジスタＰ２を介し与えられるＳＢＯ
ＯＳＴレベルになる。
【００８２】次に、プリチャージ動作時には、リセット
信号Ａ’に「Ｌ」レベル、セット信号Ａに「Ｈ」レベル
が印加される。このとき、ＮチャネルＭＯＳトランジス
タＮ５はオンし、ＮチャネルＭＯＳトランジスタＮ１は
オフする。一方、ＰチャネルＭＯＳトランジスタＰ２は
オフし、ＮチャネルＭＯＳトランジスタＮ２はオンす
る。この結果、タイミング信号（ＴＧ信号）のレベル
は、ＮチャネルＭＯＳトランジスタＮ５−ＮチャネルＭ
ＯＳトランジスタＮ２を介して与えられる電源電圧Ｖcc
レベルになる。
【００８３】なお、非選択時には、リセット信号Ａ’及
びセット信号Ａ共に「Ｈ」レベルが印加された状態とな
り、タイミング信号（ＴＧ信号）のレベルは、Ｎチャネ
ルＭＯＳトランジスタＮ１及びＮ２を介して与えられる
電源電圧Ｖssレベルになる。一方、ラッチアップについ
てであるが、この実施形態の場合には、図５の寄生ＮＰ
Ｎ型トランジスタ（ｃ）に相当する寄生トランジスタが
構造上存在し得ないので、Ｉ／ＯＰＡＤに印加された高
電圧の影響によって、ラッチアップが生じる事態を本質
的に回避し得る。
【００８４】（Ｇ）第７の実施形態 以下、図面について、本発明の第７の実施形態を説明す
る。
【００８５】図１１に、第７の実施形態に係るＤＲＡＭ
のうち特徴部分の概略構成を示し、図１２に、これに用
いる三値回路（ＴＧ回路）の構成部分を示す。
【００８６】図１１に示すように、本実施形態に示すＤ
ＲＡＭは、センスアンプ（ＳＡ）を中心に対称に配置さ
れた一対の三値回路（ＴＧ回路）相互間で、電源電圧切
替用の制御信号を供給し合う関係にあることを特徴とす
るものである。
【００８７】具体的な構成を、図１２を用いて詳細に説
明する。なお、図１２は、図１０と同一・対応部分に同
一・対応符号を付して示したものである。
【００８８】図１２に示す三値回路（ＴＧ回路）と、図
１０に示す三値回路（ＴＧ回路）との違いは、Ｎチャネ
ルＭＯＳトランジスタＮ５を駆動するために設けたレベ
ルシフト回路１がないことである。
【００８９】これは、当該トランジスタＮ５を駆動する
のに必要な昇圧電源ＳＢＯＯＳＴを、他方の三値回路
（ＴＧ回路）のノード（ａ（又はｂ））から供給を受け
得るからである。また、トランジスタＮ５と共に、電源
電圧ＶccとＶssとの切替に用いられるＮチャネルＭＯＳ
トランジスタＮ１の駆動信号を、他方の三値回路（ＴＧ
回路）のノード（ｃ（又はｄ））から供給を受け得るか
らである。
【００９０】ここで、ノード（ａ（又はｂ））は、Ｐチ
ャネルＭＯＳトランジスタＰ４のドレインとＮチャネル
ＭＯＳトランジスタＮ４のドレインの中点に接続されて
おり、セット信号Ａ（又はＢ）が「Ｈ」レベルのとき、
昇圧電源ＳＢＯＯＳＴを発生し、「Ｌ」レベルのとき、
電源電圧Ｖssを発生するノードである。
【００９１】また、ノード（ｃ（又はｄ））は、インバ
ータＩＮＶ１の出力に接続されており、セット信号Ａ
（又はＢ）が「Ｈ」レベルのとき、「Ｌ」レベル（Ｖc
c）を発生し、「Ｌ」レベルのとき、「Ｈ」レベル（Ｖs
s）を発生するノードである。
【００９２】このように、この第７の実施形態において
は、必須の構成回路内で発生されている電圧を駆動信号
として用いることにより、ラッチアップの防止と共に、
その回路構成の簡略化を図っている。
【００９３】続いて、以上の構成を有する本実施形態の
三値回路（ＴＧ回路）の動作を、図１２を用いて説明す
る。
【００９４】まず、Ｎチャネルトランスファゲート
（１）に接続されたメモリアレイＡＲＲＡＹ−Ｌにアク
セスする場合について説明する。このとき、セット信号
Ａには「Ｌ」レペルが印加されており、他方の三値回路
（ＴＧ回路）を駆動するセット信号Ｂには、「Ｈ」レベ
ル（Ｖcc）が印加されている。
【００９５】この場合、ノード（ａ）には、電源電圧Ｖ
ssが現れ、ＮチャネルＭＯＳトランジスタＮ２をオフす
る一方、ＰチャネルＭＯＳトランジスタＰ２をオンす
る。これにより、タイミング信号（ＴＧ信号）ＴＧ１に
は、昇圧電源ＳＢＯＯＳＴが現れる。
【００９６】なお、一方の三値回路（ＴＧ回路）から出
力されるタイミング信号（ＴＧ信号）ＴＧ信号２は、ノ
ード（ａ）が前述のように「Ｌ」レベルであり、かつ、
ノード（ｂ）及び（ｃ）が「Ｈ」レベルであることよ
り、電源電圧Ｖssレベルとなり、非選択状態となる。
【００９７】次に、プリチャージ動作について説明す
る。このとき、セット信号Ａ及びＢには「Ｈ」レベルが
印加されており、他方の三値回路（ＴＧ回路）を駆動す
るセット信号Ｂには、「Ｈ」レベルが印加されている。
【００９８】この場合、ノード（ａ）及び（ｂ）は共に
「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタＮ
２をオンする一方、ＰチャネルＭＯＳトランジスタＰ２
をオフする。このとき、ノード（ｃ）及び（ｄ）は共に
「Ｌ」レベルとなることから、ＮチャネルＭＯＳトラン
ジスタＮ５を介して電源電圧Ｖccが、タイミング信号
（ＴＧ信号）ＴＧ１及びＴＧ２に現れる。
【００９９】なお、Ｎチャネルトランスファゲート
（１）に接続されたメモリアレイが非選択時である場合
には、セット信号Ａには「Ｈ」レベルが印加されてお
り、他方の三値回路（ＴＧ回路）を駆動するセット信号
Ｂには、「Ｌ」レベルが印加されている。
【０１００】この場合、ノード（ａ）に昇圧電源ＳＢＯ
ＯＳＴが現れ、ノード（ｂ）に電源電圧Ｖssが現れ、ノ
ード（ｄ）に電源電圧Ｖccが現れるので、そのタイミン
グ信号（ＴＧ信号）ＴＧ１は、電源電圧Ｖssレベルとな
る。一方、このとき、タイミング信号（ＴＧ信号）ＴＧ
２は、昇圧電源ＳＢＯＯＳＴとなる。このように、本実
施形態の三値回路（ＴＧ回路）は、三値回路としての動
作を実行する。
【０１０１】一方、ラッチアップについてであるが、こ
の実施形態の場合にも、第６の実施形態の場合と同様
に、図５の寄生ＮＰＮ型トランジスタ（ｃ）に相当する
寄生トランジスタが構造上存在し得ないので、Ｉ／ＯＰ
ＡＤに印加された高電圧の影響によって、ラッチアップ
が生じる事態を本質的に回避し得る。
【０１０２】以上のように、第７の実施形態によれば、
第６の実施形態に比してレイアウト面積が小さくて済む
ラッチアップの発生し難い三値回路（ＴＧ回路）を実現
することができる。
【０１０３】（Ｈ）他の実施形態 なお、上述の第２の実施形態においては、バックバイア
スＰＵＭＰ回路と三値回路（ＴＧ回路）とを、同一線幅
の２本の配線で接続することにより配線抵抗を低減する
場合について述べたが、本発明はこれに限らず、配線幅
を２倍としても良い。また、材質の異なる２本の配線層
を重ねて配線幅を１本分とするようにしても良い。この
ようにすると、パターン面積を小さくすることができ
る。勿論、配線の本数やその線幅は、２本や２倍に限る
ものではない。
【０１０４】また、上述の第２の実施形態と第３の実施
形態とを組み合わせたもの（すなわち、配線数を増やす
と共にＰＵＭＰ回路の数も増やしたもの）や、第２の実
施形態と第４の実施形態とを組み合わせたもの（すなわ
ち、配線数を増やすと共にＰＵＭＰ回路と三値回路（Ｔ
Ｇ回路）との距離を短くしたものにも適用し得る。な
お、後者の場合には、ＰＵＭＰ回路をアップ用とダウン
用との２種類用意することになる。勿論、他の実施形態
同士を組み合わせても良い。例えば、第６の実施形態や
第７の実施形態と第２〜第５の実施形態を組み合わせて
も良い。
【０１０５】さらに、上述の第４の実施形態において
は、２つあるＩ／Ｏ部の中間位置にＰＵＭＰ回路を１つ
配置する場合について述べたが、これに限らず、各Ｉ／
Ｏ部の近傍位置にＰＵＭＰ回路を１つづつ（計２個）配
置するようにしても良い。
【０１０６】さらに、上述の第６及び第７の実施形態に
おいては、三値回路（ＴＧ回路）の出力段を構成する第
１及び第２のインバータ回路間を接続する配線に抵抗を
配置していないが、第１の実施形態の場合のように配置
しても良い。
【０１０７】さらに、上述の各実施形態においては、昇
圧電源ＳＢＯＯＳＴを使用する回路の例として、ＤＲＡ
Ｍの三値回路（ＴＧ回路）について述べたが、これに限
らず、ゲートに昇圧電源ＳＢＯＯＳＴを使用する回路で
あれば他の回路にも適用し得る。例えば、ワードドライ
バ回路やデータ出力回路等にも適用し得る。
【０１０８】
【発明の効果】上述のように、請求項１の発明によれ
ば、三値回路を構成する第１及び第２のインバータ回路
間を、抵抗を介して接続したことにより、第１のインバ
ータ回路に印加され得る最大電圧を低減でき、バックバ
イアスに印加する電源として従来よりも低いものを用い
ることが可能となる。
【０１０９】また、請求項２の発明によれば、バックバ
イアスに昇圧電源よりも低い外部電源を供給することに
より、内部で発生される昇圧電源を用いる場合のような
バックバイアスの電位変動を無くし得、ラッチアップ現
象が起こらないようにできる。
【０１１０】さらに、請求項３の発明によれば、低抵抗
の配線を用いてバックバイアスを供給するようにしたの
で、基板電位の変動によらず、バックバイアス電位を一
定に保ち得、ラッチアップが生じないようにできる。
【０１１１】さらに、請求項４の発明によれば、供給能
力の高いバックバイアス供給源を用いるようにしたの
で、基板電位の変動によらず、バックバイアス電位を一
定に保ち得、ラッチアップが生じないようにできる。
【０１１２】例えば、請求項５の発明のように、１つの
供給線当たり複数のバックバイアス供給源を用意すれば
良い。
【０１１３】さらに、請求項６の発明によれば、負電圧
発生回路を入出力回路部の近辺に配置したので、入出力
回路部に対する電位の供給能力を高め、基板電位を安定
に保つことができる。この結果、負電圧発生回路の周辺
に位置する三値回路にラッチアップが生じないようにで
きる。
【０１１４】さらに、請求項７の発明によれば、入出力
回路部の周囲を取り囲むようにガードリングを配置した
ので、入出力回路部に流れ込む電流をガードリングに逃
がすことができ、基板電位に変動が生じないようにでき
る。この結果、負電圧発生回路の周辺に位置する三値回
路にラッチアップが生じ難くできる。
【０１１５】さらに、請求項８の発明によれば、第１の
インバータ回路をブーストストラップインバータ構成と
し、従来構成のようにＰチャネルＭＯＳトランジスタを
用いないので、ラッチアップの心配を回避できる。
【０１１６】さらに、請求項９の発明によれば、一対の
三値回路間で、その内部で発生される制御信号を他方の
回路の制御信号に使用する構成としたので、各回路に専
用の制御信号発生回路を用いなくて良くなり、レイアウ
ト面積が小さくラッチアップし難い回路を実現できる。
【図面の簡単な説明】
【図１】第１の実施形態に係る三値回路（ＴＧ回路）の
回路構成を表した図である。
【図２】ＤＲＡＭのうち本発明に関連する部分の構成を
表した概略構成図である。
【図３】従来用いられている三値回路（ＴＧ回路）の回
路構成を表した図である。
【図４】従来回路の動作説明に供するタイミングチャー
トである。
【図５】ラッチアップの原因説明に供する図である。
【図６】第２の実施形態に係るメモリの回路配置を表し
たブロック図である。
【図７】第３の実施形態に係るメモリの回路配置を表し
たブロック図である。
【図８】第４の実施形態に係るメモリの回路配置を表し
たブロック図である。
【図９】第５の実施形態に係るメモリの回路配置を表し
たブロック図である。
【図１０】第６の実施形態に係る三値回路（ＴＧ回路）
の回路構成を表した図である。
【図１１】第７の実施形態のうち本発明に関連する部分
の構成を表した概略構成図である。
【図１２】第７の実施形態に係る三値回路（ＴＧ回路）
の回路構成を表した図である。
【図１３】図１２の回路の動作説明に供するタイミング
チャートである。
【符号の説明】 １…レベルシフト回路、ＳＡ…センスアンプ、ＡＲＲＡ
Ｙ−Ｒ、Ｌ…メモリアレイ。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 昇圧電源を含む３種類の電源を選択出力
    する三値回路を備える半導体集積回路装置において、 上記三値回路に、 上記昇圧電源を除く他の２つの電源のうちいずれかを選
    択出力する第１のインバータ回路と、 上記第１のインバータ回路の出力と昇圧電源のいずれか
    を選択出力する第２のインバータ回路と、 上記第１のインバータと上記第２のインバータとを接続
    する配線に挿入された抵抗とを備えることを特徴とする
    半導体集積回路装置。
  2. 【請求項２】 請求項１に記載の半導体集積回路装置に
    おいて、 上記第１のインバータ回路をＣＭＯＳインバータ回路構
    成とし、これを構成するＰチャネルＭＯＳトランジスタ
    のバックバイアスに外部電源を供給することにしたこと
    を特徴とする半導体集積回路装置。
  3. 【請求項３】 昇圧電源を含む３種類の電源を選択出力
    する三値回路を備える半導体集積回路装置において、 上記三値回路を構成するＰチャネルＭＯＳトランジスタ
    に対してバックバイアスを供給するバックバイアス供給
    源と上記三値回路とを接続する配線を、低抵抗の配線と
    することを特徴とする半導体集積回路装置。
  4. 【請求項４】 昇圧電源を含む３種類の電源を選択出力
    する三値回路を備える半導体集積回路装置において、 上記三値回路を構成するＰチャネルＭＯＳトランジスタ
    に対してバックバイアスを供給するバックバイアス供給
    源として供給能力の高いものを使用することを特徴とす
    る半導体集積回路装置。
  5. 【請求項５】 請求項４に記載の半導体集積回路装置に
    おいて、 バックバイアス供給源を１つの供給線当たり複数用意す
    ることを特徴とする半導体集積回路装置。
  6. 【請求項６】 昇圧電源を含む３種類の電源を選択出力
    する三値回路を備える半導体集積回路装置において、 負電圧発生回路を入出力回路部の近辺に配置したことを
    特徴とする半導体集積回路装置。
  7. 【請求項７】 昇圧電源を含む３種類の電源を選択出力
    する三値回路を備える半導体集積回路装置において、 入出力回路部の周囲を取り囲むようにガードリングを配
    置したことを特徴とする半導体集積回路装置。
  8. 【請求項８】 昇圧電源を含む３種類の電源を選択出力
    する三値回路を備える半導体集積回路装置において、 上記三値回路に、 上記昇圧電源を除く他の２つの電源のうちいずれかを選
    択出力する、ブーストストラップインバータ構成の第１
    のインバータ回路と、 上記第１のインバータ回路の出力と昇圧電源のいずれか
    を選択出力する第２のインバータ回路とを備えることを
    特徴とする半導体集積回路装置。
  9. 【請求項９】 それぞれ昇圧電源を含む３種類の電源を
    選択出力する一対の三値回路を備え、当該一対の三値回
    路が相補動作する半導体集積回路装置において、 上記各三値回路に、 上記昇圧電源を除く他の２つの電源のうちいずれかを選
    択出力する第１のインバータ回路と、 上記第１のインバータ回路の出力と昇圧電源のいずれか
    を選択出力する第２のインバータ回路とを備え、 上記各三値回路の第１のインバータ回路は、対をなす他
    の三値回路の第２のインバータ回路の駆動信号を制御信
    号に用い動作することを特徴とする半導体集積回路装
    置。
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