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JPH1168024A - Semiconductor integrated circuit package and system - Google Patents

Semiconductor integrated circuit package and system

Info

Publication number
JPH1168024A
JPH1168024A JP9218784A JP21878497A JPH1168024A JP H1168024 A JPH1168024 A JP H1168024A JP 9218784 A JP9218784 A JP 9218784A JP 21878497 A JP21878497 A JP 21878497A JP H1168024 A JPH1168024 A JP H1168024A
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
circuit package
coupling
coupling portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9218784A
Other languages
Japanese (ja)
Inventor
Takashi Hirata
貴士 平田
Hironori Akamatsu
寛範 赤松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP9218784A priority Critical patent/JPH1168024A/en
Publication of JPH1168024A publication Critical patent/JPH1168024A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To transfer data at a high speed by providing a first connection formed to couple with a second connection provided at a first member electrically connectable to a semiconductor integrated circuit package. SOLUTION: The package 23 has protrudent pins 22 fitted in recessed pins 24 of a controller 21 to directly connect the package 23 to the controller 21, without intermediary of a wiring on a printed board. Fitting of the pins 22 in the pins 24 directly connects the package 23 to a semiconductor integrated circuit package 25, without passing through a wiring on the printed board. This eliminates the need of the wiring on the printed board and reduces the data transfer distance to thereby transfer data at a high speed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体集積回路を
封止する半導体集積回路パッケージおよび複数の半導体
集積回路パッケージを備えたシステムに関する。
[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor integrated circuit package for encapsulating a semiconductor integrated circuit and a system including a plurality of semiconductor integrated circuit packages.

【0002】[0002]

【従来の技術】近年、CPUの高速化に伴い、半導体集
積回路(LSI)の間でデータを高速に転送することが
要求されている。従来は、半導体集積回路を互いに結合
するバスの本数を増加させることにより、この要求に応
えてきた。しかしながら、バスの本数を増加させると、
プリント基板上を占めるバスの面積が増加するという問
題が発生する。また、異なるバス間でのデータのスキュ
ーが問題となる。例えば、第1の半導体集積回路と第2
の半導体集積回路とが第1のバスおよび第2のバスを介
して結合されている場合において、第1のバスを介して
第1の半導体集積回路から第2の半導体集積回路に信号
を転送するのに時間T1を要し、第2のバスを介して第
1の半導体集積回路から第2の半導体集積回路に信号を
転送するのに時間T2を要するということが起こり得
る。特に、データを高速に転送することが要求される場
合には、この時間差(T1−T2)が大きな問題とな
る。
2. Description of the Related Art In recent years, with the increase in the speed of CPUs, it has been required to transfer data between semiconductor integrated circuits (LSIs) at a high speed. Conventionally, this demand has been met by increasing the number of buses connecting semiconductor integrated circuits to each other. However, if you increase the number of buses,
There is a problem that the area of the bus occupying the printed circuit board increases. In addition, skew of data between different buses becomes a problem. For example, the first semiconductor integrated circuit and the second
Is connected via the first bus and the second bus, a signal is transferred from the first semiconductor integrated circuit to the second semiconductor integrated circuit via the first bus. This may take time T1 and time T2 to transfer a signal from the first semiconductor integrated circuit to the second semiconductor integrated circuit via the second bus. In particular, when it is required to transfer data at high speed, the time difference (T1−T2) becomes a serious problem.

【0003】この問題を解決するための1つのアプロー
チとして、RAMBUS DRAMやSynchLin
k DRAMが提案されている。これらは、プリント基
板上に特殊なバスを形成し、そのバス上を高速にデータ
を転送することにより、バスの本数を削減したものであ
る。
One approach to solving this problem is to use a RAMBUS DRAM or SyncLin.
k DRAMs have been proposed. These reduce the number of buses by forming a special bus on a printed circuit board and transferring data at a high speed on the bus.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、このよ
うな構成においても、プリント基板上にバスを設ける必
要がある。このため、互いに隣接するチップ間でデータ
を転送する場合においても、データの転送は、チップの
リード、プリント基板上のバスおよび隣接するチップの
リードを介して行う必要がある。データ線路の長さを短
くすることには限界がある。このように、プリント基板
上にバスを必要とする既存の技術の延長線上では、デー
タの転送速度をさらに向上させることは困難な状況にあ
る。
However, even in such a configuration, it is necessary to provide a bus on a printed circuit board. Therefore, even when data is transferred between chips adjacent to each other, it is necessary to transfer data via a chip lead, a bus on a printed circuit board, and a lead of an adjacent chip. There is a limit to reducing the length of the data line. As described above, it is difficult to further improve the data transfer speed on an extension of the existing technology that requires a bus on a printed circuit board.

【0005】本発明の目的は、プリント基板上に設けら
れた外部バスを介することなく、データを高速に転送す
ることを可能とする半導体集積回路パッケージおよびシ
ステムを提供することにある。
An object of the present invention is to provide a semiconductor integrated circuit package and a system capable of transferring data at high speed without passing through an external bus provided on a printed circuit board.

【0006】[0006]

【課題を解決するための手段】本発明の半導体集積回路
パッケージは、半導体集積回路を封止する半導体集積回
路パッケージであって、前記半導体集積回路パッケージ
に電気的に接続可能な第1部材に設けられた第2結合部
と結合するように形成された第1結合部を備えており、
これにより上記目的が達成される。
A semiconductor integrated circuit package according to the present invention is a semiconductor integrated circuit package for encapsulating a semiconductor integrated circuit, provided on a first member electrically connectable to the semiconductor integrated circuit package. A first coupling portion formed to be coupled to the second coupling portion,
This achieves the above object.

【0007】前記第1部材は、前記半導体集積回路パッ
ケージとは異なる半導体集積回路パッケージであっても
よい。
[0007] The first member may be a semiconductor integrated circuit package different from the semiconductor integrated circuit package.

【0008】前記第1部材は、前記半導体集積回路パッ
ケージを他の半導体集積回路パッケージに結合するカプ
ラであってもよい。
[0008] The first member may be a coupler that couples the semiconductor integrated circuit package to another semiconductor integrated circuit package.

【0009】前記半導体集積回路パッケージは、前記半
導体集積回路パッケージに電気的に接続可能な第2部材
に設けられている第4結合部と結合するように形成され
た第3結合部をさらに備えていてもよい。
[0009] The semiconductor integrated circuit package further includes a third coupling portion formed to be coupled to a fourth coupling portion provided on a second member electrically connectable to the semiconductor integrated circuit package. You may.

【0010】前記半導体集積回路パッケージは、互いに
対向する第1面と第2面とを有しており、前記第1結合
部は前記第1面に設けられており、前記第3結合部は前
記第2面に設けられていてもよい。
[0010] The semiconductor integrated circuit package has a first surface and a second surface facing each other, the first coupling portion is provided on the first surface, and the third coupling portion is provided on the first surface. It may be provided on the second surface.

【0011】前記半導体集積回路パッケージは、前記第
1結合部と前記第3結合部とを電気的に接続する第1バ
イパス信号線をさらに備えていてもよい。
[0011] The semiconductor integrated circuit package may further include a first bypass signal line for electrically connecting the first coupling section and the third coupling section.

【0012】前記第1バイパス信号線は、前記半導体集
積回路が形成される基板以外の基板上に形成されてもよ
い。
[0012] The first bypass signal line may be formed on a substrate other than the substrate on which the semiconductor integrated circuit is formed.

【0013】前記半導体集積回路は信号を通信するため
の端子を有しており、前記第1バイパス信号線は前記端
子に接続されていてもよい。
[0013] The semiconductor integrated circuit may have a terminal for communicating signals, and the first bypass signal line may be connected to the terminal.

【0014】前記半導体集積回路パッケージは、前記半
導体集積回路パッケージに電気的に接続可能な第3部材
に設けられている第6結合部と結合するように形成され
た第5結合部と、前記半導体集積回路パッケージに電気
的に接続可能な第4部材に設けられている第8結合部と
結合するように形成された第7結合部とをさらに備えて
いてもよい。
The semiconductor integrated circuit package includes a fifth coupling portion formed to couple to a sixth coupling portion provided on a third member electrically connectable to the semiconductor integrated circuit package; The semiconductor device may further include a seventh connecting portion formed to be connected to an eighth connecting portion provided on a fourth member electrically connectable to the integrated circuit package.

【0015】前記半導体集積回路パッケージは、互いに
対向する第1面および第2面と、互いに対向する第3面
および第4面とを有しており、前記第1結合部は前記第
1面に設けられており、前記第3結合部は前記第2面に
設けられており、前記第5結合部は前記第3面に設けら
れており、前記第7結合部は前記第4面に設けられてい
てもよい。
The semiconductor integrated circuit package has a first surface and a second surface facing each other, and a third surface and a fourth surface facing each other, and the first coupling portion is provided on the first surface. Provided, the third coupling portion is provided on the second surface, the fifth coupling portion is provided on the third surface, and the seventh coupling portion is provided on the fourth surface. May be.

【0016】前記半導体集積回路パッケージは、前記第
1結合部と前記第3結合部とを電気的に接続する第1バ
イパス信号線と、前記第5結合部と前記第7結合部とを
電気的に接続する第2バイパス信号線とをさらに備えて
いてもよい。
In the semiconductor integrated circuit package, a first bypass signal line electrically connecting the first coupling section and the third coupling section, and the fifth coupling section and the seventh coupling section are electrically connected. And a second bypass signal line connected to the second bypass signal line.

【0017】前記第1バイパス信号線と前記第2バイパ
ス信号線とは、互いに立体交差するように前記半導体集
積回路が形成される基板以外の基板上に形成されてもよ
い。
[0017] The first bypass signal line and the second bypass signal line may be formed on a substrate other than the substrate on which the semiconductor integrated circuit is formed so as to three-dimensionally cross each other.

【0018】前記半導体集積回路は信号を通信するため
の第1端子と第2端子とを有しており、前記第1バイパ
ス信号線は前記第1端子に接続されており、前記第2バ
イパス信号線は前記第2端子に接続されていてもよい。
The semiconductor integrated circuit has a first terminal and a second terminal for communicating signals, the first bypass signal line is connected to the first terminal, and the second bypass signal is connected to the first terminal. A wire may be connected to the second terminal.

【0019】前記半導体集積回路パッケージは、前記半
導体集積回路パッケージの外部に設けられた外部バスに
接続される第9結合部をさらに備えていてもよい。
[0019] The semiconductor integrated circuit package may further include a ninth coupling unit connected to an external bus provided outside the semiconductor integrated circuit package.

【0020】前記半導体集積回路パッケージは、前記第
1部材に設けられた複数の第2結合部と結合するように
形成された複数の第1結合部を備えており、前記複数の
第1結合部は、ある面に沿って複数段に配置されていて
もよい。
The semiconductor integrated circuit package includes a plurality of first connecting portions formed to be connected to a plurality of second connecting portions provided on the first member, and the plurality of first connecting portions. May be arranged in a plurality of stages along a certain plane.

【0021】前記複数段のうち特定の段に配置される第
1結合部の少なくとも一部と、前記複数段のうち前記特
定の段に隣接する段に配置される第1結合部の少なくと
も一部とが、前記面に垂直な方向から見ると重なってい
てもよい。
[0021] At least a part of a first coupling portion arranged at a specific one of the plurality of stages and at least a part of a first coupling portion arranged at a stage adjacent to the specific one of the plurality of stages. May overlap when viewed from a direction perpendicular to the plane.

【0022】本発明のシステムは、半導体集積回路を封
止する複数の半導体集積回路パッケージを備えたシステ
ムであって、前記複数の半導体集積回路パッケージのそ
れぞれは、第1結合部と第2結合部とを有しており、前
記第1結合部は、前記第2結合部に結合するように形成
されており、前記複数の半導体集積回路パッケージのう
ち少なくとも1つの前記第1結合部は、隣接する半導体
集積回路パッケージの前記第2結合部に結合されてい
る。これにより上記目的が達成される。
A system according to the present invention includes a plurality of semiconductor integrated circuit packages for encapsulating a semiconductor integrated circuit, wherein each of the plurality of semiconductor integrated circuit packages includes a first coupling section and a second coupling section. Wherein the first coupling section is formed to couple to the second coupling section, and at least one of the plurality of semiconductor integrated circuit packages is adjacent to the first coupling section. The semiconductor integrated circuit package is coupled to the second coupling section. This achieves the above object.

【0023】前記システムは、前記第1結合部および前
記第2結合部のうち少なくとも1つを有する終端部材を
さらに備えていてもよい。
[0023] The system may further include a terminating member having at least one of the first coupling and the second coupling.

【0024】前記複数の半導体集積回路パッケージのそ
れぞれに封止される前記半導体集積回路はメモリを含ん
でおり、前記システムは、前記メモリを制御するメモリ
コントローラをさらに備えていてもよい。
The semiconductor integrated circuit sealed in each of the plurality of semiconductor integrated circuit packages may include a memory, and the system may further include a memory controller for controlling the memory.

【0025】前記複数の半導体集積回路パッケージのそ
れぞれは、1次元に配列されていてもよい。
[0025] Each of the plurality of semiconductor integrated circuit packages may be arranged one-dimensionally.

【0026】前記複数の半導体集積回路パッケージのそ
れぞれは、2次元に配列されていてもよい。
[0026] Each of the semiconductor integrated circuit packages may be two-dimensionally arranged.

【0027】前記複数の半導体集積回路パッケージのそ
れぞれは、3次元に配列されていてもよい。
[0027] Each of the plurality of semiconductor integrated circuit packages may be three-dimensionally arranged.

【0028】本発明の他のシステムは、半導体集積回路
を封止する複数の半導体集積回路パッケージと、前記複
数の半導体集積回路パッケージのうち少なくとも2つを
相互に結合するカプラとを備えたシステムであって、前
記複数の半導体集積回路パッケージのそれぞれは、第1
結合部を有しており、前記カプラは、第2結合部を有し
ており、前記第1結合部は、前記第2結合部のそれぞれ
に結合するように形成されており、前記複数の半導体集
積回路パッケージのうち少なくとも1つの前記第1結合
部は、前記カプラの前記第2結合部に結合されている。
これにより上記目的が達成される。
Another system of the present invention is a system comprising a plurality of semiconductor integrated circuit packages for encapsulating a semiconductor integrated circuit, and a coupler for mutually coupling at least two of the plurality of semiconductor integrated circuit packages. Wherein each of the plurality of semiconductor integrated circuit packages comprises a first
A coupling unit, wherein the coupler has a second coupling unit, the first coupling unit is formed to couple to each of the second coupling units, and the plurality of semiconductors At least one of the first couplings of the integrated circuit package is coupled to the second coupling of the coupler.
This achieves the above object.

【0029】[0029]

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0030】(実施の形態1)図1(a)は、複数の半
導体集積回路パッケージを含むシステム1の上面図であ
る。システム1は、コントローラ21と、半導体集積回
路パッケージ23、25、26と、終端部材27とを含
んでいる。
(Embodiment 1) FIG. 1A is a top view of a system 1 including a plurality of semiconductor integrated circuit packages. The system 1 includes a controller 21, semiconductor integrated circuit packages 23, 25, 26, and a terminating member 27.

【0031】コントローラ21は、半導体集積回路パッ
ケージ23、25、26を制御する。例えば、半導体集
積回路パッケージ23、25、26がメモリパッケージ
である場合には、コントローラ21は、メモリコントロ
ーラであり得る。この場合、コントローラ21は、スト
ローブ信号やイネーブル信号などの制御信号やアドレス
を半導体集積回路パッケージ23、25、26に供給す
ることにより、半導体集積回路パッケージ23、25、
26に対するデータの読み出し/書き込みを制御する。
また、コントローラ21は、半導体集積回路パッケージ
23、25、26からアドレスに対応する位置に格納さ
れたデータを受け取る。
The controller 21 controls the semiconductor integrated circuit packages 23, 25, 26. For example, when the semiconductor integrated circuit packages 23, 25, and 26 are memory packages, the controller 21 may be a memory controller. In this case, the controller 21 supplies a control signal such as a strobe signal and an enable signal and an address to the semiconductor integrated circuit packages 23, 25, and 26, so that the semiconductor integrated circuit packages 23, 25,
26 is controlled to read / write data.
Further, the controller 21 receives the data stored at the position corresponding to the address from the semiconductor integrated circuit packages 23, 25, 26.

【0032】半導体集積回路パッケージ23、25、2
6は、それぞれ、半導体集積回路を封止する。
Semiconductor integrated circuit packages 23, 25, 2
6 respectively seal the semiconductor integrated circuit.

【0033】終端部材27は、半導体集積回路パッケー
ジ26からの信号が反射することを防止する機能を有し
ている。あるいは、終端部材27は、コントローラ21
から半導体集積回路パッケージ23、25、26内の配
線を介して送信された信号を半導体集積回路パッケージ
23、25、26内の別の配線を介してコントローラ2
1に戻す機能を有していてもよい。
The terminating member 27 has a function of preventing a signal from the semiconductor integrated circuit package 26 from being reflected. Alternatively, the terminal member 27 is
Transmitted from the semiconductor integrated circuit packages 23, 25, and 26 via wires in the semiconductor integrated circuit packages 23, 25, and 26 to the controller 2
It may have a function of returning to 1.

【0034】図1(b)は、半導体集積回路パッケージ
23の外観を示す。図1(b)に示されるように、半導
体集積回路パッケージ23は、複数の凸型ピン22と複
数の凹型ピン24とを有している。凸型ピン22は、凹
型ピン24に嵌合するように形成されている。半導体集
積回路パッケージ23の形状は、典型的には、直方体で
ある。凸型ピン22と凹型ピン24とは、直方体の対向
する2面に設けられている。
FIG. 1B shows the appearance of the semiconductor integrated circuit package 23. As shown in FIG. 1B, the semiconductor integrated circuit package 23 has a plurality of convex pins 22 and a plurality of concave pins 24. The convex pin 22 is formed so as to fit with the concave pin 24. The shape of the semiconductor integrated circuit package 23 is typically a rectangular parallelepiped. The convex pin 22 and the concave pin 24 are provided on two opposing surfaces of a rectangular parallelepiped.

【0035】同様にして、半導体集積回路パッケージ2
5および26のそれぞれは、複数の凸型ピン22と複数
の凹型ピン24を有している。
Similarly, the semiconductor integrated circuit package 2
Each of 5 and 26 has a plurality of convex pins 22 and a plurality of concave pins 24.

【0036】コントローラ21は、複数の凹型ピン24
を有している。終端部材27は、複数の凸型ピン22を
有している。
The controller 21 includes a plurality of concave pins 24.
have. The terminal member 27 has a plurality of convex pins 22.

【0037】図1(a)を再び参照して、コントローラ
21と半導体集積回路パッケージ23、25、26と終
端部材27とは、凸型ピン22と凹型ピン24によって
互いに接続されている。図1(a)において、破線は、
凸型ピン22と凹型ピン24とが嵌合している様子を示
す。より詳しく説明すると、半導体集積回路パッケージ
23の凸型ピン22がコントローラ21の凹型ピン24
に嵌合することによって、半導体集積回路パッケージ2
3とコントローラ21とがプリント基板上の配線を介す
ることなく直接に接続されている。半導体集積回路パッ
ケージ25の凸型ピン22が半導体集積回路パッケージ
23の凹型ピン24に嵌合することによって、半導体集
積回路パッケージ25と半導体集積回路パッケージ23
とがプリント基板上の配線を介することなく直接に接続
されている。半導体集積回路パッケージ26の凸型ピン
22が半導体集積回路パッケージ25の凹型ピン24に
嵌合することによって、半導体集積回路パッケージ26
と半導体集積回路パッケージ25とがプリント基板上の
配線を介することなく直接に接続されている。終端部材
27の凸型ピン22が半導体集積回路パッケージ26の
凹型ピン24に嵌合することによって、終端部材27と
半導体集積回路パッケージ26とがプリント基板上の配
線を介することなく直接に接続されている。
Referring again to FIG. 1A, the controller 21, the semiconductor integrated circuit packages 23, 25, 26 and the terminating member 27 are connected to each other by the convex pin 22 and the concave pin 24. In FIG. 1A, a broken line indicates
The state where the convex pin 22 and the concave pin 24 are fitted is shown. More specifically, the convex pins 22 of the semiconductor integrated circuit package 23 are replaced with the concave pins 24 of the controller 21.
To fit the semiconductor integrated circuit package 2
3 and the controller 21 are directly connected without going through the wiring on the printed circuit board. By fitting the convex pins 22 of the semiconductor integrated circuit package 25 to the concave pins 24 of the semiconductor integrated circuit package 23, the semiconductor integrated circuit package 25 and the semiconductor integrated circuit package 23
And are directly connected without going through the wiring on the printed circuit board. When the convex pins 22 of the semiconductor integrated circuit package 26 fit into the concave pins 24 of the semiconductor integrated circuit package 25, the semiconductor integrated circuit package 26
The semiconductor integrated circuit package 25 is directly connected to the semiconductor integrated circuit package 25 without going through the wiring on the printed circuit board. By fitting the convex pins 22 of the terminal member 27 to the concave pins 24 of the semiconductor integrated circuit package 26, the terminal member 27 and the semiconductor integrated circuit package 26 are directly connected without passing through wiring on a printed circuit board. I have.

【0038】このように、半導体集積回路パッケージ間
をプリント基板上の配線を介することなく直接に接続す
ることにより、プリント基板上のレイアウトを考えるこ
となく、半導体集積回路パッケージを配置することが可
能となる。また、プリント基板上の配線を必要とする従
来の技術に比較して、半導体集積回路パッケージ間にお
いてデータが転送される距離を短くすることが可能とな
る。このことは、半導体集積回路パッケージ間でデータ
を高速に転送するのに適している。
As described above, by directly connecting the semiconductor integrated circuit packages without passing through the wiring on the printed circuit board, the semiconductor integrated circuit packages can be arranged without considering the layout on the printed circuit board. Become. Further, it is possible to reduce the distance over which data is transferred between semiconductor integrated circuit packages, as compared with the conventional technology that requires wiring on a printed circuit board. This is suitable for transferring data between semiconductor integrated circuit packages at high speed.

【0039】図2(a)〜(c)は、凸型ピン22およ
び凹型ピン24の形状の例を示す。図2(a)は、互い
に嵌合する部分の形状が長方形である例を示す。図2
(b)は、互いに嵌合する部分の形状が円形の端部と幅
の狭いネック部とを含む形状である例を示す。図2
(c)は、互いに嵌合する部分の形状が複数の長方形で
ある例を示す。図2(b)および(c)に示される凸型
ピン22および凹型ピン24の形状は、図2(a)に示
される凸型ピン22および凹型ピン24の形状に比べ
て、半導体集積回路パッケージ間の結合の度合いが大き
くなるという利点を有している。
FIGS. 2A to 2C show examples of the shape of the convex pin 22 and the concave pin 24. FIG. FIG. 2A shows an example in which the shapes of the fitting parts are rectangular. FIG.
(B) shows an example in which the shape of the parts fitted to each other is a shape including a circular end portion and a narrow neck portion. FIG.
(C) shows an example in which the shape of the fitting part is a plurality of rectangles. The shapes of the convex pin 22 and the concave pin 24 shown in FIGS. 2B and 2C are different from those of the convex pin 22 and the concave pin 24 shown in FIG. This has the advantage that the degree of coupling between them is increased.

【0040】なお、半導体集積回路パッケージを互いに
結合するために使用されるピンの形状は、凸型および凹
型に限定されない。プリント基板上の配線を介すること
なく半導体集積回路パッケージを互いに結合することが
できる限り、そのピンは任意の形状をとり得る。
The shapes of the pins used for connecting the semiconductor integrated circuit packages to each other are not limited to the convex shape and the concave shape. The pins can take any shape as long as the semiconductor integrated circuit packages can be connected to each other without going through the wiring on the printed board.

【0041】図3(a)は、半導体集積回路パッケージ
23の構造を示す上面図である。図3(a)では、半導
体集積回路パッケージ23の内部の構造がよくわかるよ
うに、パッケージングを行うためのモールド材34が透
明であると仮定している。なお、半導体集積回路パッケ
ージ25、26の構造は、半導体集積回路パッケージ2
3の構造と同一である。
FIG. 3A is a top view showing the structure of the semiconductor integrated circuit package 23. 3A, it is assumed that the molding material 34 for packaging is transparent so that the internal structure of the semiconductor integrated circuit package 23 can be clearly understood. The structure of the semiconductor integrated circuit packages 25 and 26 is the same as that of the semiconductor integrated circuit package 2.
3 is the same as the structure of FIG.

【0042】図3(b)は、図3(a)におけるA−
A’断面に沿って半導体集積回路パッケージ23を切断
した場合の半導体集積回路パッケージ23の側面図であ
る。
FIG. 3B is a view showing the A-A in FIG.
FIG. 4 is a side view of the semiconductor integrated circuit package 23 when the semiconductor integrated circuit package 23 is cut along a section A ′.

【0043】図3(a)および(b)に示されるよう
に、半導体集積回路パッケージ23は、基板37と、基
板37上に配置された複数の信号バイパス線32と、複
数の信号バイパス線32の上に配置されたダイ33と、
ダイ33の上に配置された半導体集積回路チップ31と
をモールド材34によって封止することによって得られ
る。
As shown in FIGS. 3A and 3B, the semiconductor integrated circuit package 23 includes a substrate 37, a plurality of signal bypass lines 32 disposed on the substrate 37, and a plurality of signal bypass lines 32. A die 33 placed on the
It is obtained by sealing the semiconductor integrated circuit chip 31 disposed on the die 33 with the molding material 34.

【0044】凸型ピン22は、信号バイパス線32の一
方の端部に設けられる。凹型ピン24は、信号バイパス
線32の他方の端部に設けられる。凸型ピン22と凹型
ピン24とは、信号バイパス線32によって電気的に接
続される。
The convex pin 22 is provided at one end of the signal bypass line 32. The concave pin 24 is provided at the other end of the signal bypass line 32. The convex pin 22 and the concave pin 24 are electrically connected by a signal bypass line 32.

【0045】信号バイパス線32は、半導体集積回路チ
ップ31が形成される基板以外の基板37上に形成され
る。このように信号バイパス線32を半導体集積回路チ
ップ31が形成される基板以外の基板37上に形成する
ことにより、半導体集積回路チップ31を経由すること
なく、他の半導体集積回路パッケージから受け取った信
号をさらに他の半導体集積回路パッケージに伝達するこ
とができる。そのような信号は、信号バイパス線32に
沿って半導体集積回路パッケージ23を単に通過するだ
けである。従って、半導体集積回路パッケージ23によ
って信号が劣化することがない。
The signal bypass line 32 is formed on a substrate 37 other than the substrate on which the semiconductor integrated circuit chip 31 is formed. By forming the signal bypass line 32 on the substrate 37 other than the substrate on which the semiconductor integrated circuit chip 31 is formed, a signal received from another semiconductor integrated circuit package without passing through the semiconductor integrated circuit chip 31 is formed. Can be further transmitted to another semiconductor integrated circuit package. Such a signal simply passes through the semiconductor integrated circuit package 23 along the signal bypass line 32. Therefore, the signal is not deteriorated by the semiconductor integrated circuit package 23.

【0046】例えば、図1(a)に示されるように、半
導体集積回路パッケージ23、25、26が直列に接続
された場合において、コントローラ21から半導体集積
回路パッケージ26に信号を転送する場合を考える。こ
の場合、信号は、信号バイパス線32を通って、半導体
集積回路パッケージ23、25を「バイパス」する。こ
れにより、半導体集積回路パッケージ23、25内で信
号が劣化することを防止することができる。
For example, as shown in FIG. 1A, a case is considered where signals are transferred from the controller 21 to the semiconductor integrated circuit package 26 when the semiconductor integrated circuit packages 23, 25 and 26 are connected in series. . In this case, the signal “passes” the semiconductor integrated circuit packages 23 and 25 through the signal bypass line 32. As a result, it is possible to prevent signals from deteriorating in the semiconductor integrated circuit packages 23 and 25.

【0047】集積回路チップ31の上には、複数のパッ
ド35が設けられている。複数のパッド35のそれぞれ
は、複数の信号バイパス線32のうち対応する1つにワ
イヤ36を介して電気的に接続される。パッド35は、
信号バイパス線32からの信号を半導体集積回路チップ
31に入力するための入力端子および/または半導体集
積回路チップ31からの信号を信号バイパス線32に出
力するための出力端子として機能する。
On the integrated circuit chip 31, a plurality of pads 35 are provided. Each of the plurality of pads 35 is electrically connected to a corresponding one of the plurality of signal bypass lines 32 via a wire 36. The pad 35
It functions as an input terminal for inputting a signal from the signal bypass line 32 to the semiconductor integrated circuit chip 31 and / or an output terminal for outputting a signal from the semiconductor integrated circuit chip 31 to the signal bypass line 32.

【0048】なお、パッド35のすべてが信号バイパス
線32に接続されている必要はない。上述したように、
信号が半導体集積回路パッケージをバイパスする場合に
は、パッド35と信号バイパス線32とが接続されてい
る必要はないからである。
It is not necessary that all of the pads 35 be connected to the signal bypass line 32. As mentioned above,
This is because when the signal bypasses the semiconductor integrated circuit package, the pad 35 and the signal bypass line 32 do not need to be connected.

【0049】図4(a)は、半導体集積回路パッケージ
23の他の構造を示す上面図である。図4(a)に示さ
れる半導体集積回路パッケージ23は、信号バイパス線
を2段重ねにすることにより、信号バイパス線の数を増
加させた構造を有している。この構造は、大量のデータ
を高速に転送することに適している。図4(a)では、
半導体集積回路パッケージ23の内部の構造がよくわか
るように、パッケージングを行うためのモールド材59
が透明であると仮定している。
FIG. 4A is a top view showing another structure of the semiconductor integrated circuit package 23. FIG. The semiconductor integrated circuit package 23 shown in FIG. 4A has a structure in which the number of signal bypass lines is increased by stacking two signal bypass lines. This structure is suitable for transferring a large amount of data at high speed. In FIG. 4A,
A molding material 59 for packaging so that the internal structure of the semiconductor integrated circuit package 23 can be clearly understood.
Is assumed to be transparent.

【0050】図4(b)は、図4(a)におけるA−
A’断面に沿って半導体集積回路パッケージ23を切断
した場合の半導体集積回路パッケージ23の側面図であ
る。
FIG. 4 (b) is a diagram showing A- in FIG. 4 (a).
FIG. 4 is a side view of the semiconductor integrated circuit package 23 when the semiconductor integrated circuit package 23 is cut along a section A ′.

【0051】図4(a)および(b)に示されるよう
に、半導体集積回路パッケージ23は、基板61と、基
板61上に配置された複数の信号バイパス線52と、複
数の信号バイパス線52の上に配置されたスペーサ60
と、スペーサ60の上に配置された複数の信号バイパス
線53と、複数の信号バイパス線53の上に配置された
ダイ54と、ダイ54の上に配置された半導体集積回路
チップ51とをモールド材59によって封止することに
よって得られる。スペーサ60は、信号バイパス線52
と信号バイパス線53とを電気的に絶縁する。
As shown in FIGS. 4A and 4B, the semiconductor integrated circuit package 23 includes a substrate 61, a plurality of signal bypass lines 52 disposed on the substrate 61, and a plurality of signal bypass lines 52. Spacer 60 placed on top of
And a plurality of signal bypass lines 53 disposed on the spacers 60, a die 54 disposed on the plurality of signal bypass lines 53, and a semiconductor integrated circuit chip 51 disposed on the die 54. It is obtained by sealing with a material 59. The spacer 60 is connected to the signal bypass line 52.
And the signal bypass line 53 are electrically insulated.

【0052】信号バイパス線52は、半導体集積回路チ
ップ51が形成される基板以外の基板61上に形成され
る。信号バイパス線53は、半導体集積回路チップ51
が形成される基板以外の基板(スペーサ)60上に形成
される。あるいは、信号バイパス線52または信号バイ
パス線53を半導体集積回路チップ51内に形成するよ
うにしてもよい。
The signal bypass line 52 is formed on a substrate 61 other than the substrate on which the semiconductor integrated circuit chip 51 is formed. The signal bypass line 53 is connected to the semiconductor integrated circuit chip 51.
Is formed on a substrate (spacer) 60 other than the substrate on which is formed. Alternatively, the signal bypass line 52 or the signal bypass line 53 may be formed in the semiconductor integrated circuit chip 51.

【0053】図4(a)および(b)に示される例で
は、信号バイパス線52および53は、半導体集積回路
チップ51の下方に設けられている。しかし、信号バイ
パス線52および53は、半導体集積回路チップ51の
上方に設けられていてもよい。
In the example shown in FIGS. 4A and 4B, the signal bypass lines 52 and 53 are provided below the semiconductor integrated circuit chip 51. However, the signal bypass lines 52 and 53 may be provided above the semiconductor integrated circuit chip 51.

【0054】信号バイパス線52と信号バイパス線53
とは、半導体集積回路パッケージ23のA−A’断面に
沿って2段(上段および下段)に配置されている。下段
に配置された信号バイパス線52と上段に配置された信
号バイパス線53とは、A−A’断面に垂直な方向から
見て重なり合わないように互い違いに配置されている。
このような配置により、半導体集積回路チップ51上の
パッド55からワイヤ56を下段に配置された信号バイ
パス線52にボンディングにより接続することができ
る。
Signal bypass line 52 and signal bypass line 53
Are arranged in two stages (upper stage and lower stage) along the AA ′ cross section of the semiconductor integrated circuit package 23. The signal bypass lines 52 arranged in the lower stage and the signal bypass lines 53 arranged in the upper stage are alternately arranged so as not to overlap when viewed from a direction perpendicular to the AA ′ section.
With such an arrangement, it is possible to connect the wire 56 from the pad 55 on the semiconductor integrated circuit chip 51 to the signal bypass line 52 arranged below by bonding.

【0055】半導体集積回路チップ51の上には、複数
のパッド55が設けられている。複数のパッド55のそ
れぞれは、複数の信号バイパス線52のうち対応する1
つと複数の信号バイパス線53のうち対応する1つとに
交互に接続される。例えば、半導体集積回路チップ51
の最も左端に配置されるパッド55が信号バイパス線5
3に接続される場合には、半導体集積回路チップ51の
左端から2番目に配置されるパッド55は信号バイパス
線52に接続される。パッド55と信号バイパス線52
(または信号バイパス線53)とは、ワイヤ56を介し
て電気的に接続される。パッド55は、信号バイパス線
52(または信号バイパス線53)からの信号を半導体
集積回路チップ51に入力するための入力端子および/
または半導体集積回路チップ51からの信号を信号バイ
パス線52(または信号バイパス線53)に出力するた
めの出力端子として機能する。
On the semiconductor integrated circuit chip 51, a plurality of pads 55 are provided. Each of the plurality of pads 55 corresponds to one of the plurality of signal bypass lines 52.
And alternately connected to a corresponding one of the plurality of signal bypass lines 53. For example, the semiconductor integrated circuit chip 51
The leftmost pad 55 is the signal bypass line 5
3, the second pad 55 from the left end of the semiconductor integrated circuit chip 51 is connected to the signal bypass line 52. Pad 55 and signal bypass line 52
(Or the signal bypass line 53) is electrically connected via a wire 56. The pad 55 has an input terminal for inputting a signal from the signal bypass line 52 (or the signal bypass line 53) to the semiconductor integrated circuit chip 51 and / or
Alternatively, it functions as an output terminal for outputting a signal from the semiconductor integrated circuit chip 51 to the signal bypass line 52 (or the signal bypass line 53).

【0056】なお、パッド55のすべてが信号バイパス
線52または信号バイパス線53に電気的に接続されて
いる必要はない。例えば、パッド55と信号バイパス線
52とを電気的に接続せず、かつ、パッド55と信号バ
イパス線53とを電気的に接続するようにしてもよい。
これにより、信号バイパス線52を半導体集積回路チッ
プ51に電気的に接続されていない完全なバイパス線と
することができる。
It is not necessary that all of the pads 55 be electrically connected to the signal bypass line 52 or 53. For example, the pad 55 and the signal bypass line 52 may not be electrically connected, and the pad 55 and the signal bypass line 53 may be electrically connected.
Thus, the signal bypass line 52 can be a complete bypass line that is not electrically connected to the semiconductor integrated circuit chip 51.

【0057】さらに、信号バイパス線は、2段重ねの構
造に限定されない。信号バイパス線を3段重ね以上の構
造にしてもよい。
Further, the signal bypass line is not limited to a two-stage structure. The signal bypass line may have a structure of three or more layers.

【0058】図5(a)は、半導体集積回路パッケージ
23の他の構造を示す上面図である。
FIG. 5A is a top view showing another structure of the semiconductor integrated circuit package 23. FIG.

【0059】図5(b)は、図5(a)におけるA−
A’断面に沿って半導体集積回路パッケージ23を切断
した場合の半導体集積回路パッケージ23の側面図であ
る。
FIG. 5B is a diagram showing the A-line in FIG.
FIG. 4 is a side view of the semiconductor integrated circuit package 23 when the semiconductor integrated circuit package 23 is cut along a section A ′.

【0060】図5(a)および(b)に示される半導体
集積回路パッケージ23の構造は、下段に配置された信
号バイパス線52の少なくとも一部と上段に配置された
信号バイパス線53の少なくとも一部とが、A−A’断
面に垂直な方向から見て重なり合うように互い違いに配
置されている点と、複数のパッド55と複数のパッド5
7とが半導体集積回路チップ51の対向する辺に沿って
配置されている点とを除いて、図4(a)および(b)
に示される半導体集積回路パッケージ23の構造と同一
である。
The structure of the semiconductor integrated circuit package 23 shown in FIGS. 5A and 5B includes at least a part of the signal bypass line 52 arranged at the lower stage and at least one of the signal bypass lines 53 arranged at the upper stage. And a plurality of pads 55 and a plurality of pads 5 are arranged alternately so as to overlap each other when viewed from a direction perpendicular to the AA ′ section.
7 (a) and 4 (b) except that the reference numeral 7 is disposed along the opposite side of the semiconductor integrated circuit chip 51.
Has the same structure as the semiconductor integrated circuit package 23 shown in FIG.

【0061】信号バイパス線52と信号バイパス線53
とが部分的に重なり合うように配置することにより、信
号バイパス線52および信号バイパス線53の幅を増大
させることができる。これにより、信号バイパス線52
および信号バイパス線53の電気的な特性を向上させる
ことができる。例えば、信号バイパス線52および信号
バイパス線53の抵抗を低下させたり、インダクタンス
成分を低下させたりすることが可能となる。
The signal bypass line 52 and the signal bypass line 53
Are arranged so as to partially overlap with each other, the widths of the signal bypass lines 52 and 53 can be increased. Thereby, the signal bypass line 52
In addition, the electrical characteristics of the signal bypass line 53 can be improved. For example, the resistance of the signal bypass line 52 and the signal bypass line 53 can be reduced, and the inductance component can be reduced.

【0062】複数のパッド55のそれぞれは、複数の信
号バイパス線52のうち対応する1つにワイヤ56を介
して電気的に接続されている。複数のパッド57のそれ
ぞれは、複数の信号バイパス線53のうち対応する1つ
にワイヤ58を介して電気的に接続されている。信号バ
イパス線52と信号バイパス線53とを部分的に重なり
合うように配置する場合には、複数のパッド55と複数
のパッド57とを分離して配置することが好ましい。こ
のような配置によって、パッド55と信号バイパス線5
2と接続が容易になり、かつ、パッド57と信号バイパ
ス線53との接続が容易になる。
Each of the plurality of pads 55 is electrically connected to a corresponding one of the plurality of signal bypass lines 52 via a wire 56. Each of the plurality of pads 57 is electrically connected to a corresponding one of the plurality of signal bypass lines 53 via a wire 58. When the signal bypass line 52 and the signal bypass line 53 are arranged so as to partially overlap, it is preferable that the plurality of pads 55 and the plurality of pads 57 are arranged separately. With such an arrangement, the pad 55 and the signal bypass line 5
2 and the connection between the pad 57 and the signal bypass line 53 is facilitated.

【0063】(実施の形態2)本実施の形態では、2次
元的に接続可能な半導体集積回路パッケージの構造を説
明する。
(Embodiment 2) In this embodiment, a structure of a semiconductor integrated circuit package which can be connected two-dimensionally will be described.

【0064】図6は、半導体集積回路パッケージ70の
構造を示す上面図である。図6では、半導体集積回路パ
ッケージ70の内部の構造がよくわかるように、パッケ
ージングを行うためのモールド材78が透明であると仮
定している。
FIG. 6 is a top view showing the structure of the semiconductor integrated circuit package 70. FIG. 6 assumes that the molding material 78 for packaging is transparent so that the internal structure of the semiconductor integrated circuit package 70 can be clearly understood.

【0065】半導体集積回路パッケージ70は、X方向
に延びる複数の信号バイパス線73と、Y方向に延びる
複数のピン74とを有している。X方向とY方向とは、
典型的には、互いに直交する。しかし、X方向とY方向
とは必ずしも直交する必要はない。X方向とY方向とは
互いに異なる方向であればよい。
The semiconductor integrated circuit package 70 has a plurality of signal bypass lines 73 extending in the X direction and a plurality of pins 74 extending in the Y direction. The X direction and the Y direction
Typically, they are orthogonal to each other. However, the X direction and the Y direction need not necessarily be orthogonal. The X direction and the Y direction may be different directions.

【0066】半導体集積回路パッケージ70は、信号バ
イパス線73の端部に設けられた凸型ピン22および凹
型ピン24を介して、隣接する半導体集積回路パッケー
ジに接続される。これにより、複数の半導体集積回路パ
ッケージがX方向に直列に接続される。また、半導体集
積回路パッケージ70は、ピン74に接続される外部バ
スを介して、隣接する半導体集積回路パッケージに接続
される。これにより、複数の半導体集積回路パッケージ
がY方向に直列に接続される。
The semiconductor integrated circuit package 70 is connected to an adjacent semiconductor integrated circuit package via the convex pin 22 and the concave pin 24 provided at the end of the signal bypass line 73. Thereby, a plurality of semiconductor integrated circuit packages are connected in series in the X direction. The semiconductor integrated circuit package 70 is connected to an adjacent semiconductor integrated circuit package via an external bus connected to the pin 74. Thereby, a plurality of semiconductor integrated circuit packages are connected in series in the Y direction.

【0067】半導体集積回路パッケージ70は、基板7
9(図6には示されていない)と、基板79上に配置さ
れた複数の信号バイパス線73と、複数の信号バイパス
線73の上に配置されたダイ72と、ダイ72の上に配
置された半導体集積回路チップ71とをモールド材78
によって封止することによって得られる。
The semiconductor integrated circuit package 70 is
9 (not shown in FIG. 6), a plurality of signal bypass lines 73 disposed on a substrate 79, a die 72 disposed on the plurality of signal bypass lines 73, and a The molded semiconductor integrated circuit chip 71 and the molding material 78
And obtained by sealing.

【0068】半導体集積回路パッケージ70の対向する
2面には、信号バイパス線73に電気的に接続された凸
型ピン22および凹型ピン24が設けられる。半導体集
積回路パッケージ70の他の対向する2面には、外部バ
スに接続するためのピン74が設けられる。
On the two opposing surfaces of the semiconductor integrated circuit package 70, a convex pin 22 and a concave pin 24 that are electrically connected to the signal bypass line 73 are provided. On the other two opposing surfaces of the semiconductor integrated circuit package 70, pins 74 for connecting to an external bus are provided.

【0069】集積回路チップ71の上には、複数のパッ
ド77が設けられている。複数のパッド77のそれぞれ
は、複数のピン74のうち対応する1つにワイヤ76を
介して電気的に接続される。パッド77は、外部バスか
らの信号を半導体集積回路チップ71に入力するための
入力端子および/または半導体集積回路チップ71から
の信号を外部バスに出力するための出力端子として機能
する。
On the integrated circuit chip 71, a plurality of pads 77 are provided. Each of the plurality of pads 77 is electrically connected to a corresponding one of the plurality of pins 74 via a wire 76. The pad 77 functions as an input terminal for inputting a signal from the external bus to the semiconductor integrated circuit chip 71 and / or an output terminal for outputting a signal from the semiconductor integrated circuit chip 71 to the external bus.

【0070】図7は、凸型ピン22および凹型ピン24
を介して複数の半導体集積回路パッケージ70をX方向
に接続し、かつ、ピン74に接続される外部バス81を
介して複数の半導体集積回路パッケージ70をY方向に
接続した状態を示す。外部バス81は、プリント基板上
に設けられた配線である。
FIG. 7 shows the convex pin 22 and the concave pin 24.
And a plurality of semiconductor integrated circuit packages 70 connected in the X direction via an external bus 81 connected to pins 74. The external bus 81 is a wiring provided on a printed circuit board.

【0071】このように、複数の半導体集積回路パッケ
ージ70を2次元的に接続することにより、半導体集積
回路パッケージ70の内部に設けられた信号バイパス線
73を介してX方向に信号をやりとりすることができ、
半導体集積回路パッケージ70の外部に設けられた外部
バス81を介してY方向に信号をやりとりすることがで
きる。
As described above, by connecting the plurality of semiconductor integrated circuit packages 70 two-dimensionally, signals can be exchanged in the X direction via the signal bypass line 73 provided inside the semiconductor integrated circuit package 70. Can be
Signals can be exchanged in the Y direction via an external bus 81 provided outside the semiconductor integrated circuit package 70.

【0072】図8は、半導体集積回路パッケージ90の
構造を示す上面図である。図8では、半導体集積回路パ
ッケージ90の内部の構造がよくわかるように、パッケ
ージングを行うためのモールド材95が透明であると仮
定している。
FIG. 8 is a top view showing the structure of the semiconductor integrated circuit package 90. FIG. 8 assumes that the molding material 95 for packaging is transparent so that the internal structure of the semiconductor integrated circuit package 90 can be clearly understood.

【0073】半導体集積回路パッケージ90は、X方向
に延びる複数の信号バイパス線93と、Y方向に延びる
複数の信号バイパス線94とを有している。X方向とY
方向とは、典型的には、互いに直交する。しかし、X方
向とY方向とは必ずしも直交する必要はない。X方向と
Y方向とは互いに異なる方向であればよい。
The semiconductor integrated circuit package 90 has a plurality of signal bypass lines 93 extending in the X direction and a plurality of signal bypass lines 94 extending in the Y direction. X direction and Y
The directions are typically orthogonal to each other. However, the X direction and the Y direction need not necessarily be orthogonal. The X direction and the Y direction may be different directions.

【0074】半導体集積回路パッケージ90は、信号バ
イパス線93の端部に設けられた凸型ピン22および凹
型ピン24を介して、隣接する半導体集積回路パッケー
ジに接続される。これにより、複数の半導体集積回路パ
ッケージがX方向に直列に接続される。また、半導体集
積回路パッケージ90は、信号バイパス線94の端部に
設けられた凸型ピン22および凹型ピン24を介して、
隣接する半導体集積回路パッケージに接続される。これ
により、複数の半導体集積回路パッケージがY方向に直
列に接続される。
The semiconductor integrated circuit package 90 is connected to an adjacent semiconductor integrated circuit package via the convex pin 22 and the concave pin 24 provided at the end of the signal bypass line 93. Thereby, a plurality of semiconductor integrated circuit packages are connected in series in the X direction. In addition, the semiconductor integrated circuit package 90 is connected via the convex pin 22 and the concave pin 24 provided at the end of the signal bypass line 94,
It is connected to an adjacent semiconductor integrated circuit package. Thereby, a plurality of semiconductor integrated circuit packages are connected in series in the Y direction.

【0075】図8(a)および(b)に示されるよう
に、半導体集積回路パッケージ90は、基板97と、基
板97上に配置された複数の信号バイパス線94と、複
数の信号バイパス線94の上に配置されたスペーサ96
と、スペーサ96の上に配置された複数の信号バイパス
線93と、複数の信号バイパス線93の上に配置された
ダイ92と、ダイ92の上に配置された半導体集積回路
チップ91とをモールド材95によって封止することに
よって得られる。スペーサ96は、信号バイパス線93
と信号バイパス線94とを電気的に絶縁する。
As shown in FIGS. 8A and 8B, a semiconductor integrated circuit package 90 includes a substrate 97, a plurality of signal bypass lines 94 disposed on the substrate 97, and a plurality of signal bypass lines 94. Spacer 96 placed over
And a plurality of signal bypass lines 93 disposed on the spacer 96, a die 92 disposed on the plurality of signal bypass lines 93, and a semiconductor integrated circuit chip 91 disposed on the die 92. It is obtained by sealing with a material 95. The spacer 96 has a signal bypass line 93.
And the signal bypass line 94 are electrically insulated.

【0076】信号バイパス線93と信号バイパス線94
とは、互いに立体交差するように半導体集積回路チップ
91が形成される基板以外の基板(基板97およびスペ
ーサ96)上に形成される。
Signal bypass line 93 and signal bypass line 94
Is formed on a substrate (substrate 97 and spacer 96) other than the substrate on which the semiconductor integrated circuit chip 91 is formed so as to three-dimensionally cross each other.

【0077】半導体集積回路パッケージ90の対向する
2面には、信号バイパス線93に電気的に接続された凸
型ピン22および凹型ピン24が設けられる。半導体集
積回路パッケージ90の他の対向する2面には、信号バ
イパス線94に電気的に接続された凸型ピン22および
凹型ピン24が設けられる。
On two opposing surfaces of the semiconductor integrated circuit package 90, there are provided a convex pin 22 and a concave pin 24 electrically connected to a signal bypass line 93. The other two opposing surfaces of the semiconductor integrated circuit package 90 are provided with a convex pin 22 and a concave pin 24 electrically connected to the signal bypass line 94.

【0078】集積回路チップ91の上には、X方向に配
置された複数のパッド98とY方向に設けられた複数の
パッド910とが設けられている。
On the integrated circuit chip 91, a plurality of pads 98 arranged in the X direction and a plurality of pads 910 arranged in the Y direction are provided.

【0079】複数のパッド98のそれぞれは、複数の信
号バイパス線94のうち対応する1つにワイヤ99を介
して電気的に接続される。パッド98は、信号バイパス
線94からの信号を半導体集積回路チップ91に入力す
るための入力端子および/または半導体集積回路チップ
91からの信号を信号バイパス線94に出力するための
出力端子として機能する。
Each of the plurality of pads 98 is electrically connected to a corresponding one of the plurality of signal bypass lines 94 via a wire 99. The pad 98 functions as an input terminal for inputting a signal from the signal bypass line 94 to the semiconductor integrated circuit chip 91 and / or an output terminal for outputting a signal from the semiconductor integrated circuit chip 91 to the signal bypass line 94. .

【0080】複数のパッド910のそれぞれは、複数の
信号バイパス線93のうち対応する1つにワイヤ911
を介して電気的に接続される。パッド910は、信号バ
イパス線93からの信号を半導体集積回路チップ91に
入力するための入力端子および/または半導体集積回路
チップ91からの信号を信号バイパス線93に出力する
ための出力端子として機能する。
Each of the plurality of pads 910 is connected to a corresponding one of the plurality of signal bypass lines 93 by a wire 911.
Are electrically connected via The pad 910 functions as an input terminal for inputting a signal from the signal bypass line 93 to the semiconductor integrated circuit chip 91 and / or an output terminal for outputting a signal from the semiconductor integrated circuit chip 91 to the signal bypass line 93. .

【0081】図9は、凸型ピン22および凹型ピン24
を介して複数の半導体集積回路パッケージ90をX方向
およびY方向に接続した状態を示す。
FIG. 9 shows the convex pin 22 and the concave pin 24.
2 shows a state in which a plurality of semiconductor integrated circuit packages 90 are connected in the X and Y directions via the same.

【0082】このように、複数の半導体集積回路パッケ
ージ90を2次元的に接続することにより、外部バスを
用いることなく、半導体集積回路パッケージ90の内部
に設けられた信号バイパス線93および94を介してX
方向およびY方向に信号をやりとりすることができる。
As described above, by connecting the plurality of semiconductor integrated circuit packages 90 two-dimensionally, the signal bypass lines 93 and 94 provided inside the semiconductor integrated circuit package 90 can be used without using an external bus. X
Signals can be exchanged in the direction and the Y direction.

【0083】(実施の形態3)本実施の形態では、3次
元的に接続可能な半導体集積回路パッケージの構造を説
明する。
(Embodiment 3) In this embodiment, a structure of a semiconductor integrated circuit package which can be connected three-dimensionally will be described.

【0084】図10(a)は、半導体集積回路パッケー
ジ110の上面図である。図10(b)は、半導体集積
回路パッケージ110の側面図である。図10(a)お
よび(b)に示されるように、半導体集積回路パッケー
ジ110の上面には、複数の凹型ピン24が設けられて
おり、半導体集積回路パッケージ110の下面には、複
数の凸型ピン22が設けられている。
FIG. 10A is a top view of the semiconductor integrated circuit package 110. FIG. FIG. 10B is a side view of the semiconductor integrated circuit package 110. As shown in FIGS. 10A and 10B, a plurality of concave pins 24 are provided on the upper surface of the semiconductor integrated circuit package 110, and a plurality of convex pins are provided on the lower surface of the semiconductor integrated circuit package 110. A pin 22 is provided.

【0085】図11は、凸型ピン22および凹型ピン2
4を介して複数の半導体集積回路パッケージ110を接
続した状態を示す。このような接続により、複数の半導
体集積回路パッケージ110間で通信を行うために必要
とされる線路の長さを短くすることが可能になる。
FIG. 11 shows the convex pin 22 and the concave pin 2.
4 shows a state in which a plurality of semiconductor integrated circuit packages 110 are connected via the IC card 4. Such a connection makes it possible to reduce the length of the line required for communication between the plurality of semiconductor integrated circuit packages 110.

【0086】図12(a)および(b)は、半導体集積
回路パッケージ130の側面図である。図12(c)
は、半導体集積回路パッケージ130の斜視図である。
図12(a)および(b)に示されるように、半導体集
積回路パッケージ110の対向する側面には、複数の凸
型ピン22と複数の凹型ピン24とがそれぞれ設けられ
ている。また、半導体集積回路パッケージ110の下面
には、外部バスに接続するための複数のピン132が設
けられている。
FIGS. 12A and 12B are side views of the semiconductor integrated circuit package 130. FIG. FIG. 12 (c)
3 is a perspective view of the semiconductor integrated circuit package 130. FIG.
As shown in FIGS. 12A and 12B, a plurality of convex pins 22 and a plurality of concave pins 24 are provided on opposite side surfaces of the semiconductor integrated circuit package 110, respectively. In addition, a plurality of pins 132 for connecting to an external bus are provided on the lower surface of the semiconductor integrated circuit package 110.

【0087】図13は、凸型ピン22および凹型ピン2
4を介して複数の半導体集積回路パッケージ130を接
続した状態を示す。ピン132は、外部バス141に接
続される。外部バス141は、プリント基板上に設けら
れた配線である。半導体集積回路パッケージ130は、
ピン132によって外部バス141に対して垂直方向に
支持される。このような接続により、外部バス141
と、凸型ピン22および凹型ピン24とを介して多数の
データを同時に転送することが可能となる。また、半導
体集積回路パッケージ130を縦置型とすることによ
り、複数の半導体集積回路パッケージ130間で通信を
行うために必要とされる線路の長さをさらに短くするこ
とが可能になる。
FIG. 13 shows the convex pin 22 and the concave pin 2.
4 shows a state in which a plurality of semiconductor integrated circuit packages 130 are connected via the same. Pin 132 is connected to external bus 141. The external bus 141 is a wiring provided on a printed board. The semiconductor integrated circuit package 130 includes:
The pin 132 supports the external bus 141 in the vertical direction. With such a connection, the external bus 141
And a large number of data can be transferred simultaneously via the convex pins 22 and the concave pins 24. In addition, when the semiconductor integrated circuit package 130 is of a vertical type, it is possible to further reduce the length of a line required for performing communication between the plurality of semiconductor integrated circuit packages 130.

【0088】図14(a)は、複数の半導体集積回路パ
ッケージ152を制御するLSIコントローラ150の
上面図である。
FIG. 14A is a top view of an LSI controller 150 for controlling a plurality of semiconductor integrated circuit packages 152.

【0089】LSIコントローラ150の上面には、複
数の凹型ピン24が行列方向に配列されている。
On the upper surface of the LSI controller 150, a plurality of concave pins 24 are arranged in a matrix.

【0090】図14(b)は、半導体集積回路パッケー
ジ152とLSIコントローラ150とを接続する様子
を示す。半導体集積回路パッケージ152は、複数の凸
型ピン22を有している。半導体集積回路パッケージ1
52の凸型ピン22は、LSIコントローラ150の1
行(または1列)に配列された凹型ピン24に嵌合す
る。これにより、外部バスを用いることなく、半導体集
積回路パッケージ152とLSIコントローラ150と
を接続することが可能となる。このような接続により、
半導体集積回路パッケージ152とLSIコントローラ
150との距離を小さくすることができる。その結果、
半導体集積回路パッケージ152とLSIコントローラ
150との間で信号を転送するのに必要な時間を短縮す
ることができる。
FIG. 14B shows how the semiconductor integrated circuit package 152 and the LSI controller 150 are connected. The semiconductor integrated circuit package 152 has a plurality of convex pins 22. Semiconductor integrated circuit package 1
The convex pin 22 of 52 is connected to the LSI controller 150
The concave pins 24 arranged in rows (or one column) are fitted. This makes it possible to connect the semiconductor integrated circuit package 152 and the LSI controller 150 without using an external bus. With such a connection,
The distance between the semiconductor integrated circuit package 152 and the LSI controller 150 can be reduced. as a result,
The time required for transferring signals between the semiconductor integrated circuit package 152 and the LSI controller 150 can be reduced.

【0091】(実施の形態4)本実施の形態では、カプ
ラを用いて複数の半導体集積回路パッケージを接続する
形態を説明する。
(Embodiment 4) In this embodiment, a mode in which a plurality of semiconductor integrated circuit packages are connected using a coupler will be described.

【0092】図15は、カプラ162を用いて2つの半
導体集積回路パッケージ160を接続した状態を示す。
FIG. 15 shows a state in which two semiconductor integrated circuit packages 160 are connected using a coupler 162.

【0093】半導体集積回路パッケージ160の対向す
る2面には、複数の凸型ピン22が設けられている。半
導体集積回路パッケージ160は、図3(a)および
(b)に示される半導体集積回路パッケージ23におい
て信号バイパス線32の一方の端部に設けられている凹
型ピン24を凸型ピン22に置換することによって得ら
れる。このように、半導体集積回路パッケージ160の
両側面から出されるピンの形状を同一にすることによ
り、リードフレームを用いたピンの製造工程を簡単にす
ることができる。
A plurality of convex pins 22 are provided on two opposing surfaces of the semiconductor integrated circuit package 160. The semiconductor integrated circuit package 160 replaces the concave pins 24 provided at one end of the signal bypass line 32 with the convex pins 22 in the semiconductor integrated circuit package 23 shown in FIGS. 3A and 3B. Obtained by: In this way, by making the shapes of the pins protruding from both sides of the semiconductor integrated circuit package 160 the same, the manufacturing process of the pins using the lead frame can be simplified.

【0094】カプラ162の対向する2面には、複数の
凹型ピン24が設けられている。カプラ162の一面に
設けられた凹型ピン24とカプラ162の他面に設けら
れた対応する凹型ピン24とは、カプラ162内で電気
的に接続されている。これにより、カプラ162を介し
て複数の半導体集積回路パッケージ160が電気的に接
続される。
A plurality of concave pins 24 are provided on two opposing surfaces of the coupler 162. The concave pin 24 provided on one surface of the coupler 162 and the corresponding concave pin 24 provided on the other surface of the coupler 162 are electrically connected in the coupler 162. Thus, the plurality of semiconductor integrated circuit packages 160 are electrically connected via the coupler 162.

【0095】図16は、カプラ172とカプラ174と
を用いて、複数の半導体集積回路パッケージ170を接
続した状態を示す。
FIG. 16 shows a state in which a plurality of semiconductor integrated circuit packages 170 are connected using couplers 172 and 174.

【0096】半導体集積回路パッケージ170のすべて
の側面には、複数の凸型ピン22が設けられている。半
導体集積回路パッケージ170は、図8(a)および
(b)に示される半導体集積回路パッケージ90におい
て信号バイパス線93の一方の端部に設けられている凹
型ピン24を凸型ピン22に置換し、かつ、信号バイパ
ス線94の一方の端部に設けられている凹型ピン24を
凸型ピン22に置換することによって得られる。このよ
うに、半導体集積回路パッケージ170の4側面から出
されるピンの形状を同一にすることにより、リードフレ
ームを用いたピンの製造工程を簡単にすることができ
る。
A plurality of convex pins 22 are provided on all side surfaces of the semiconductor integrated circuit package 170. The semiconductor integrated circuit package 170 replaces the concave pins 24 provided at one end of the signal bypass line 93 with the convex pins 22 in the semiconductor integrated circuit package 90 shown in FIGS. 8A and 8B. In addition, it is obtained by replacing the concave pin 24 provided at one end of the signal bypass line 94 with the convex pin 22. As described above, by making the shapes of the pins protruding from the four side surfaces of the semiconductor integrated circuit package 170 the same, the manufacturing process of the pins using the lead frame can be simplified.

【0097】カプラ172の対向する2面には、複数の
凹型ピン24が設けられている。カプラ172の一面に
設けられた凹型ピン24とカプラ172の他面に設けら
れた対応する凹型ピン24とは、カプラ162内で電気
的に接続されている。これにより、カプラ172を介し
て複数の半導体集積回路パッケージ170が電気的に接
続される。
A plurality of concave pins 24 are provided on two opposing surfaces of the coupler 172. The concave pin 24 provided on one surface of the coupler 172 and the corresponding concave pin 24 provided on the other surface of the coupler 172 are electrically connected within the coupler 162. Thus, the plurality of semiconductor integrated circuit packages 170 are electrically connected via the coupler 172.

【0098】カプラ174の構造は、一面に配置される
凹型ピン24の数が異なっている点を除いて、カプラ1
72の構造と同一である。
The structure of the coupler 174 is the same as that of the coupler 1 except that the number of the concave pins 24 arranged on one surface is different.
72 has the same structure.

【0099】なお、図15および図16では、半導体集
積回路パッケージに凸型ピンが設けられ、カプラに凹型
ピンが設けられた例を説明した。半導体集積回路パッケ
ージに凹型ピンが設けられ、カプラに凸型ピンが設けら
れてもよい。
FIGS. 15 and 16 illustrate an example in which the semiconductor integrated circuit package is provided with the convex pins and the coupler is provided with the concave pins. The semiconductor integrated circuit package may be provided with a concave pin, and the coupler may be provided with a convex pin.

【0100】図17は、複数の凸型ピン22を有するカ
プラ182を介して、複数の凹型ピン24を有する複数
の半導体集積回路パッケージ180を接続した状態を示
す。
FIG. 17 shows a state in which a plurality of semiconductor integrated circuit packages 180 having a plurality of concave pins 24 are connected via a coupler 182 having a plurality of convex pins 22.

【0101】なお、カプラを用いることなく、凸型ピン
22を2側面に有している半導体集積回路パッケージ1
60と凹型ピン24を2側面に有している半導体集積回
路パッケージ180とを直接に接続することも可能であ
る。このような接続例を図18に示す。
The semiconductor integrated circuit package 1 having the convex pins 22 on two side surfaces without using a coupler.
It is also possible to directly connect 60 to a semiconductor integrated circuit package 180 having concave pins 24 on two side surfaces. An example of such a connection is shown in FIG.

【0102】同様にして、カプラを用いることなく、凸
型ピン22を4側面に有している半導体集積回路パッケ
ージ170と凹型ピン24を4側面に有している半導体
集積回路パッケージ200とを直接に接続することも可
能である。このような接続例を図19に示す。
Similarly, a semiconductor integrated circuit package 170 having convex pins 22 on four sides and a semiconductor integrated circuit package 200 having concave pins 24 on four sides are directly used without using a coupler. It is also possible to connect to. FIG. 19 shows an example of such a connection.

【0103】[0103]

【発明の効果】本発明によれば、プリント基板上に設け
られた外部バスを介することなく、複数の半導体集積回
路パッケージを接続することが可能になる。これによ
り、外部バスの配置に制約されることなく、複数の半導
体集積回路パッケージを含むシステムを自由に構築する
ことが可能となる。また、外部バスを不要とすることに
より、半導体集積回路パッケージ間で通信を行うために
必要とされる線路の長さを短くすることができる。その
結果、半導体集積回路パッケージ間でデータを高速に転
送することが可能になる。
According to the present invention, it is possible to connect a plurality of semiconductor integrated circuit packages without going through an external bus provided on a printed circuit board. Thus, a system including a plurality of semiconductor integrated circuit packages can be freely constructed without being restricted by the arrangement of the external bus. Further, by eliminating the need for an external bus, it is possible to reduce the length of a line required for performing communication between semiconductor integrated circuit packages. As a result, data can be transferred between semiconductor integrated circuit packages at high speed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)は複数の半導体集積回路パッケージを含
むシステム1の上面図、(b)は半導体集積回路パッケ
ージ23の外観を示す図である。
FIG. 1A is a top view of a system 1 including a plurality of semiconductor integrated circuit packages, and FIG. 1B is a diagram illustrating an appearance of a semiconductor integrated circuit package 23.

【図2】(a)〜(c)は、凸型ピン22および凹型ピ
ン24の形状の例を示す図である。
FIGS. 2A to 2C are diagrams illustrating examples of shapes of a convex pin 22 and a concave pin 24. FIGS.

【図3】(a)は半導体集積回路パッケージ23の構造
を示す上面図、(b)は(a)のA−A’断面で切断し
た場合の半導体集積回路パッケージ23の側面図であ
る。
3A is a top view showing the structure of the semiconductor integrated circuit package 23, and FIG. 3B is a side view of the semiconductor integrated circuit package 23 taken along the line AA 'of FIG.

【図4】(a)は半導体集積回路パッケージ23の他の
構造を示す上面図、(b)は(a)のA−A’断面で切
断した場合の半導体集積回路パッケージ23の側面図で
ある。
FIG. 4A is a top view showing another structure of the semiconductor integrated circuit package 23, and FIG. 4B is a side view of the semiconductor integrated circuit package 23 taken along the line AA 'of FIG. .

【図5】(a)は半導体集積回路パッケージ23の他の
構造を示す上面図、(b)は(a)のA−A’断面で切
断した場合の半導体集積回路パッケージ23の側面図で
ある。
FIG. 5A is a top view showing another structure of the semiconductor integrated circuit package 23, and FIG. 5B is a side view of the semiconductor integrated circuit package 23 taken along the line AA ′ of FIG. .

【図6】半導体集積回路パッケージ70の構造を示す上
面図である。
FIG. 6 is a top view showing the structure of the semiconductor integrated circuit package 70.

【図7】複数の半導体集積回路パッケージ70を接続し
た状態を示す図である。
FIG. 7 is a diagram showing a state in which a plurality of semiconductor integrated circuit packages 70 are connected.

【図8】(a)は半導体集積回路パッケージ90の構造
を示す上面図、(b)は(a)のA−A’断面で切断し
た場合の半導体集積回路パッケージ90の側面図であ
る。
8A is a top view showing the structure of the semiconductor integrated circuit package 90, and FIG. 8B is a side view of the semiconductor integrated circuit package 90 taken along the line AA ′ of FIG.

【図9】複数の半導体集積回路パッケージ90を接続し
た状態を示す図である。
FIG. 9 is a diagram showing a state in which a plurality of semiconductor integrated circuit packages 90 are connected.

【図10】(a)は半導体集積回路パッケージ110の
上面図、(b)は半導体集積回路パッケージ110の側
面図である。
10A is a top view of the semiconductor integrated circuit package 110, and FIG. 10B is a side view of the semiconductor integrated circuit package 110.

【図11】複数の半導体集積回路パッケージ110を接
続した状態を示す図である。
FIG. 11 is a diagram showing a state in which a plurality of semiconductor integrated circuit packages 110 are connected.

【図12】(a)および(b)は半導体集積回路パッケ
ージ130の側面図、(c)は半導体集積回路パッケー
ジ130の斜視図である。
12A and 12B are side views of the semiconductor integrated circuit package 130, and FIG. 12C is a perspective view of the semiconductor integrated circuit package 130.

【図13】複数の半導体集積回路パッケージ130を接
続した状態を示す図である。
FIG. 13 is a diagram showing a state in which a plurality of semiconductor integrated circuit packages are connected.

【図14】(a)は複数の半導体集積回路パッケージ1
52を制御するLSIコントローラ150の上面図、
(b)は半導体集積回路パッケージ152とLSIコン
トローラ150とを接続する様子を示す図である。
FIG. 14A shows a plurality of semiconductor integrated circuit packages 1;
Top view of an LSI controller 150 that controls
FIG. 2B is a diagram illustrating a state in which the semiconductor integrated circuit package 152 and the LSI controller 150 are connected.

【図15】カプラ162を用いて複数の半導体集積回路
パッケージ160を接続した状態を示す図である。
FIG. 15 is a diagram showing a state in which a plurality of semiconductor integrated circuit packages 160 are connected using a coupler 162;

【図16】カプラ172とカプラ174とを用いて複数
の半導体集積回路パッケージ170を接続した状態を示
す図である。
FIG. 16 is a diagram showing a state in which a plurality of semiconductor integrated circuit packages 170 are connected using a coupler 172 and a coupler 174;

【図17】カプラ182を用いて複数の半導体集積回路
パッケージ180を接続した状態を示す図である。
FIG. 17 is a diagram showing a state in which a plurality of semiconductor integrated circuit packages 180 are connected using a coupler 182.

【図18】半導体集積回路パッケージ160と半導体集
積回路パッケージ180とを接続した状態を示す図であ
る。
FIG. 18 is a diagram illustrating a state in which the semiconductor integrated circuit package 160 and the semiconductor integrated circuit package 180 are connected.

【図19】半導体集積回路パッケージ170と半導体集
積回路パッケージ200とを接続した状態を示す図であ
る。
FIG. 19 is a diagram showing a state in which the semiconductor integrated circuit package 170 and the semiconductor integrated circuit package 200 are connected.

【符号の説明】[Explanation of symbols]

21 コントローラ 22 凸型ピン 24 凹型ピン 23、25、26 半導体集積回路パッケージ 27 終端部材 DESCRIPTION OF SYMBOLS 21 Controller 22 Convex pin 24 Concave pin 23, 25, 26 Semiconductor integrated circuit package 27 Termination member

Claims (23)

【特許請求の範囲】[Claims] 【請求項1】 半導体集積回路を封止する半導体集積回
路パッケージであって、 前記半導体集積回路パッケージに電気的に接続可能な第
1部材に設けられた第2結合部と結合するように形成さ
れた第1結合部を備えている、半導体集積回路パッケー
ジ。
1. A semiconductor integrated circuit package for encapsulating a semiconductor integrated circuit, wherein the semiconductor integrated circuit package is formed to be coupled to a second coupling portion provided on a first member electrically connectable to the semiconductor integrated circuit package. A semiconductor integrated circuit package comprising a first coupling portion.
【請求項2】 前記第1部材は、前記半導体集積回路パ
ッケージとは異なる半導体集積回路パッケージである、
請求項1に記載の半導体集積回路パッケージ。
2. The semiconductor device according to claim 1, wherein the first member is a semiconductor integrated circuit package different from the semiconductor integrated circuit package.
The semiconductor integrated circuit package according to claim 1.
【請求項3】 前記第1部材は、前記半導体集積回路パ
ッケージを他の半導体集積回路パッケージに結合するカ
プラである、請求項1に記載の半導体集積回路パッケー
ジ。
3. The semiconductor integrated circuit package according to claim 1, wherein the first member is a coupler that couples the semiconductor integrated circuit package to another semiconductor integrated circuit package.
【請求項4】 前記半導体集積回路パッケージは、前記
半導体集積回路パッケージに電気的に接続可能な第2部
材に設けられている第4結合部と結合するように形成さ
れた第3結合部をさらに備えている、請求項1に記載の
半導体集積回路パッケージ。
4. The semiconductor integrated circuit package further includes a third coupling portion formed to couple with a fourth coupling portion provided on a second member electrically connectable to the semiconductor integrated circuit package. The semiconductor integrated circuit package according to claim 1, comprising:
【請求項5】 前記半導体集積回路パッケージは、互い
に対向する第1面と第2面とを有しており、前記第1結
合部は前記第1面に設けられており、前記第3結合部は
前記第2面に設けられている、請求項4に記載の半導体
集積回路パッケージ。
5. The semiconductor integrated circuit package has a first surface and a second surface facing each other, the first coupling portion is provided on the first surface, and the third coupling portion is provided on the first surface. The semiconductor integrated circuit package according to claim 4, wherein the package is provided on the second surface.
【請求項6】 前記半導体集積回路パッケージは、前記
第1結合部と前記第3結合部とを電気的に接続する第1
バイパス信号線をさらに備えている、請求項4に記載の
半導体集積回路パッケージ。
6. The semiconductor integrated circuit package according to claim 1, wherein the first coupling portion and the third coupling portion are electrically connected to each other.
The semiconductor integrated circuit package according to claim 4, further comprising a bypass signal line.
【請求項7】 前記第1バイパス信号線は、前記半導体
集積回路が形成される基板以外の基板上に形成される、
請求項6に記載の半導体集積回路パッケージ。
7. The first bypass signal line is formed on a substrate other than the substrate on which the semiconductor integrated circuit is formed.
A semiconductor integrated circuit package according to claim 6.
【請求項8】 前記半導体集積回路は信号を通信するた
めの端子を有しており、前記第1バイパス信号線は前記
端子に接続されている、請求項6に記載の半導体集積回
路パッケージ。
8. The semiconductor integrated circuit package according to claim 6, wherein said semiconductor integrated circuit has a terminal for communicating signals, and said first bypass signal line is connected to said terminal.
【請求項9】 前記半導体集積回路パッケージは、前記
半導体集積回路パッケージに電気的に接続可能な第3部
材に設けられている第6結合部と結合するように形成さ
れた第5結合部と、前記半導体集積回路パッケージに電
気的に接続可能な第4部材に設けられている第8結合部
と結合するように形成された第7結合部とをさらに備え
ている、請求項4に記載の半導体集積回路パッケージ。
9. The semiconductor integrated circuit package, wherein: a fifth coupling portion formed to be coupled to a sixth coupling portion provided on a third member electrically connectable to the semiconductor integrated circuit package; The semiconductor according to claim 4, further comprising: a seventh coupling portion formed to be coupled to an eighth coupling portion provided on a fourth member electrically connectable to the semiconductor integrated circuit package. Integrated circuit package.
【請求項10】 前記半導体集積回路パッケージは、互
いに対向する第1面および第2面と、互いに対向する第
3面および第4面とを有しており、前記第1結合部は前
記第1面に設けられており、前記第3結合部は前記第2
面に設けられており、前記第5結合部は前記第3面に設
けられており、前記第7結合部は前記第4面に設けられ
ている、請求項9に記載の半導体集積回路パッケージ。
10. The semiconductor integrated circuit package has a first surface and a second surface opposed to each other, and a third surface and a fourth surface opposed to each other, and the first coupling portion is connected to the first surface. And the third coupling portion is provided on the second surface.
The semiconductor integrated circuit package according to claim 9, wherein the fifth coupling portion is provided on a third surface, and the fifth coupling portion is provided on the fourth surface.
【請求項11】 前記半導体集積回路パッケージは、前
記第1結合部と前記第3結合部とを電気的に接続する第
1バイパス信号線と、前記第5結合部と前記第7結合部
とを電気的に接続する第2バイパス信号線とをさらに備
えている、請求項9に記載の半導体集積回路パッケー
ジ。
11. The semiconductor integrated circuit package includes: a first bypass signal line electrically connecting the first coupling section and the third coupling section; and the fifth coupling section and the seventh coupling section. The semiconductor integrated circuit package according to claim 9, further comprising a second bypass signal line electrically connected.
【請求項12】 前記第1バイパス信号線と前記第2バ
イパス信号線とは、互いに立体交差するように前記半導
体集積回路が形成される基板以外の基板上に形成され
る、請求項11に記載の半導体集積回路パッケージ。
12. The semiconductor device according to claim 11, wherein the first bypass signal line and the second bypass signal line are formed on a substrate other than the substrate on which the semiconductor integrated circuit is formed so as to three-dimensionally cross each other. Semiconductor integrated circuit package.
【請求項13】 前記半導体集積回路は信号を通信する
ための第1端子と第2端子とを有しており、前記第1バ
イパス信号線は前記第1端子に接続されており、前記第
2バイパス信号線は前記第2端子に接続されている、請
求項11に記載の半導体集積回路パッケージ。
13. The semiconductor integrated circuit has a first terminal and a second terminal for communicating signals, the first bypass signal line is connected to the first terminal, and the second integrated circuit is connected to the second terminal. The semiconductor integrated circuit package according to claim 11, wherein a bypass signal line is connected to said second terminal.
【請求項14】 前記半導体集積回路パッケージは、前
記半導体集積回路パッケージの外部に設けられた外部バ
スに接続される第9結合部をさらに備えている、請求項
1に記載の半導体集積回路パッケージ。
14. The semiconductor integrated circuit package according to claim 1, wherein the semiconductor integrated circuit package further includes a ninth coupling unit connected to an external bus provided outside the semiconductor integrated circuit package.
【請求項15】 前記半導体集積回路パッケージは、前
記第1部材に設けられた複数の第2結合部と結合するよ
うに形成された複数の第1結合部を備えており、 前記複数の第1結合部は、ある面に沿って複数段に配置
されている、請求項1に記載の半導体集積回路パッケー
ジ。
15. The semiconductor integrated circuit package includes a plurality of first coupling portions formed to be coupled to a plurality of second coupling portions provided on the first member, wherein the plurality of first coupling portions are provided. 2. The semiconductor integrated circuit package according to claim 1, wherein the coupling portions are arranged in a plurality of stages along a certain surface.
【請求項16】 前記複数段のうち特定の段に配置され
る第1結合部の少なくとも一部と、前記複数段のうち前
記特定の段に隣接する段に配置される第1結合部の少な
くとも一部とが、前記面に垂直な方向から見ると重なっ
ている、請求項15に記載の半導体集積回路パッケー
ジ。
16. A method according to claim 16, wherein at least a part of the first coupling portion disposed at a specific one of the plurality of stages and at least a first coupling portion disposed at a stage adjacent to the specific one of the plurality of stages. 16. The semiconductor integrated circuit package according to claim 15, wherein a part thereof overlaps when viewed from a direction perpendicular to the plane.
【請求項17】 半導体集積回路を封止する複数の半導
体集積回路パッケージを備えたシステムであって、 前記複数の半導体集積回路パッケージのそれぞれは、第
1結合部と第2結合部とを有しており、 前記第1結合部は、前記第2結合部に結合するように形
成されており、 前記複数の半導体集積回路パッケージのうち少なくとも
1つの前記第1結合部は、隣接する半導体集積回路パッ
ケージの前記第2結合部に結合されている、システム。
17. A system including a plurality of semiconductor integrated circuit packages for encapsulating a semiconductor integrated circuit, wherein each of the plurality of semiconductor integrated circuit packages has a first coupling section and a second coupling section. Wherein the first coupling portion is formed to couple to the second coupling portion, and at least one of the plurality of semiconductor integrated circuit packages is connected to an adjacent semiconductor integrated circuit package. The system is coupled to the second coupling of
【請求項18】 前記システムは、 前記第1結合部および前記第2結合部のうち少なくとも
1つを有する終端部材をさらに備えている、請求項17
に記載のシステム。
18. The system of claim 17, wherein the system further comprises a termination member having at least one of the first coupling and the second coupling.
System.
【請求項19】 前記複数の半導体集積回路パッケージ
のそれぞれに封止される前記半導体集積回路はメモリを
含んでおり、 前記システムは、前記メモリを制御するメモリコントロ
ーラをさらに備えている、請求項17に記載のシステ
ム。
19. The semiconductor integrated circuit encapsulated in each of the plurality of semiconductor integrated circuit packages includes a memory, and the system further includes a memory controller that controls the memory. System.
【請求項20】 前記複数の半導体集積回路パッケージ
のそれぞれは、1次元に配列されている、請求項17に
記載のシステム。
20. The system according to claim 17, wherein each of the plurality of semiconductor integrated circuit packages is one-dimensionally arranged.
【請求項21】 前記複数の半導体集積回路パッケージ
のそれぞれは、2次元に配列されている、請求項17に
記載のシステム。
21. The system according to claim 17, wherein each of the plurality of semiconductor integrated circuit packages is two-dimensionally arranged.
【請求項22】 前記複数の半導体集積回路パッケージ
のそれぞれは、3次元に配列されている、請求項17に
記載のシステム。
22. The system according to claim 17, wherein each of the plurality of semiconductor integrated circuit packages is three-dimensionally arranged.
【請求項23】 半導体集積回路を封止する複数の半導
体集積回路パッケージと、前記複数の半導体集積回路パ
ッケージのうち少なくとも2つを相互に結合するカプラ
とを備えたシステムであって、 前記複数の半導体集積回路パッケージのそれぞれは、第
1結合部を有しており、 前記カプラは、第2結合部を有しており、 前記第1結合部は、前記第2結合部のそれぞれに結合す
るように形成されており、 前記複数の半導体集積回路パッケージのうち少なくとも
1つの前記第1結合部は、前記カプラの前記第2結合部
に結合されている、システム。
23. A system comprising: a plurality of semiconductor integrated circuit packages for encapsulating a semiconductor integrated circuit; and a coupler for mutually coupling at least two of the plurality of semiconductor integrated circuit packages, Each of the semiconductor integrated circuit packages has a first coupling part, the coupler has a second coupling part, and the first coupling part is coupled to each of the second coupling parts. Wherein the first coupling part of at least one of the plurality of semiconductor integrated circuit packages is coupled to the second coupling part of the coupler.
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* Cited by examiner, † Cited by third party
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JP2012146293A (en) * 2011-01-10 2012-08-02 Kofukin Seimitsu Kogyo (Shenzhen) Yugenkoshi Memory protection slot assembly

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