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JPH1165536A - 画像表示装置、画像表示方法及びそれを用いた電子機器並びに投写型表示装置 - Google Patents

画像表示装置、画像表示方法及びそれを用いた電子機器並びに投写型表示装置

Info

Publication number
JPH1165536A
JPH1165536A JP23659197A JP23659197A JPH1165536A JP H1165536 A JPH1165536 A JP H1165536A JP 23659197 A JP23659197 A JP 23659197A JP 23659197 A JP23659197 A JP 23659197A JP H1165536 A JPH1165536 A JP H1165536A
Authority
JP
Japan
Prior art keywords
signal
sample
data
image display
display device
Prior art date
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Granted
Application number
JP23659197A
Other languages
English (en)
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JP3613942B2 (ja
Inventor
Masahide Uchida
雅秀 内田
Junichi Nakamura
旬一 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP23659197A priority Critical patent/JP3613942B2/ja
Publication of JPH1165536A publication Critical patent/JPH1165536A/ja
Application granted granted Critical
Publication of JP3613942B2 publication Critical patent/JP3613942B2/ja
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  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 画像信号をn相展開しながらも、画像むらや
ゴーストを低減する。 【解決手段】 画素データをn相展開し、それと対応し
てサンプルホールドスイッチをn個並列に接続してサン
プルホールドスイッチブロックとして、各イネーブル回
路の出力信号とXシフトレジスタ104の出力信号との
論理によりサンプルホールドスイッチブロックのオン/
オフを制御する。各画素データのサンプリング期間に
は、画素に対応する各相展開信号ラインにおける、前回
のサンプリング期間においてサンプリングした画素デー
タを、正規の画素のサンプリング期間開始時に供給す
る。また、正規の画素データのサンプルホールド期間中
に、対応するサンプルホールドスイッチブロックをオフ
状態にする。画素データのサンプリング期間はドットク
ロック信号により調整し、全体で13〜16周期、デュ
ーティーは略66.7%以下に設定する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、画像表示装置、画
像表示方法およびそれを用いた電子機器に関するもので
あり、特に、相展開駆動を行う高精細の画像表示装置に
関する。
【0002】
【背景技術】例えば、アクティブマトリクス型の液晶表
示装置では、一走査信号ラインに複数接続されたTFT
(薄膜トランジスタ)等のスイッチング素子(画素スイ
ッチ)を介して、各画素の液晶セルにデータを書き込む
動作を、点順次駆動及び線順次駆動により実施してい
る。
【0003】また、液晶にかかる電圧の偏りによる表示
むらをなくし、液晶にかかる直流電流による液晶の劣化
などを防ぐために、液晶に印加される電圧の極性を所定
のタイミングで反転させる極性反転駆動が行われてい
る。
【0004】極性反転駆動とは、液晶セルの一端に、他
端に印加される電位を基準として、異なる極性(正また
は負)の電圧を印加する駆動である。尚、本明細書にお
ける「極性」とは、液晶セルの一端の電位を基準とした
時の液晶セルの他端の電位の極性を意味する。極性反転
駆動するには、TFTを用いたアクティブマトリクス型
では、液晶を挟んで画素電極と対向する共通電極に印加
する電位を変化させるか、あるいは画素電極に印加され
る画素信号の電圧振幅の中間電位を基準として画素信号
の電位レベルを変化させている。
【0005】ここで、前記極性反転においては、走査信
号ラインを選択するごとに極性反転を行ういわゆるライ
ン反転方式が知られている。
【0006】図13に、極性反転駆動方式について説明
するための模式図を示す。従来のアクティブマトリクス
型の液晶表示装置では、点順次駆動かつ線順次駆動方式
を採用し、また、データ信号ラインのプリチャージは直
前のブランキング期間に一括して行う方式を採用してい
る。
【0007】図13において、記載されている「+」,
「−」は、駆動およびプリチャージの極性を示し、線順
次駆動においては、隣接する走査信号ラインと接続され
た画素に異なる極性にて電圧が印加されるようになって
いる。また、すべての画素は、図に示すように、TFT
および液晶セルによりそれぞれ構成されている。
【0008】また、走査信号ライン反転駆動方式におい
ては、隣接する走査信号ラインと接続された画素に異な
る極性にて電圧が印加されるようになっている。例え
ば、データ信号ラインS1に共通に接続された走査信号
ラインH1,H2においては、前記走査信号ラインH1
には正の極性側の電圧が印加され、前記走査信号ライン
H2には負の極性側の電圧が印加される。
【0009】この場合、同一データ信号ラインに接続さ
れ、かつ異なる走査信号ラインに接続された2つの画素
に、順次表示上で例えば同じ黒を書き込み場合でも、極
性反転駆動方式であるため、各々の黒表示データの信号
レベルは異なっている。このとき、データ信号ライン自
体が寄生容量を持つため、データ信号ラインの電位を、
正極性側の黒レベル電位から負極性側の黒レベル電位に
変化させるのに通常のシリアルデータ転送を行うと時間
を要する。
【0010】ところで、画像表示装置の近年のマルチメ
ディアへの対応の要求に応えるため、例えば、パーソナ
ルコンピュータ(PC)またはエンジニアリング・ワー
クステーション(EWS)にて、ビデオ信号などの自然
画を表示する場合には、例えば、256階調などの多階
調化への対応が望まれている。
【0011】この多階調化への対応を、従来のディジタ
ル系の駆動用ICおよびディジタル系の画像信号にて実
現しようとすると、入力信号数がビット数倍だけ多く必
要となる。例えば、256階調のカラー表示の場合に
は、3本(R,G,B)×8ビット=24本の入力信号
数となる。
【0012】このため、図13に示すように、画像信号
を例えば6相展開し、1画素あたりのデータの時間を、
シリアル入力する場合に比較して長くし、データ信号ラ
インに供給する信号の周波数を低くする技術が提案され
ている。(特願平7−245416号)。
【0013】この相展開により、例えばサンプルホール
ドスイッチとしてのTFTの周波数特性が充分でなくて
も、相展開された画素データにおいて、安定したデータ
領域についてのみサンプリング期間を設定することによ
り、前回のサンプリング期間における画素データによる
影響を受けずに、安定した電位を有する画素データのみ
をデータ信号ラインに送出することができる。
【0014】しかしながら、画像表示装置においては、
画素数の増大により高速駆動の必要性が生じている一
方、画素データに対するサンプリング期間が長くなって
きており、これが新たな問題となっている。
【0015】
【発明が解決しようとする課題】本発明の目的は、駆動
用ICを用いて画像信号をn相展開(nは2以上の整
数)しながらも、画像むらやゴーストを低減又は防止で
きる画像表示装置,画像表示方法およびそれを具備した
電子機器を提供することにある。
【0016】
【課題を解決するための手段】請求項1の画像表示装置
は、複数のデータ信号線と、前記複数のデータ信号線と
交差する複数の走査信号線との、前記複数のデータ信号
線及び走査信号線に接続された表示要素をマトリクス状
に配置してなる画像表示部と、前記走査信号線を順次選
択する走査信号を、前記走査信号線に供給する走査信号
選択手段と、前記画像表示部に表示すべき画像のシリア
ルデータとしての画像信号を、基準クロックに基づいて
設定されたサンプリング期間信号の入力によりサンプル
ホールドし、かつ、一定の画素ごとに前記シリアルデー
タを展開して、1画素あたりのデータの時間が前記基準
クロックのn(n≧2)整数倍に変換された複数の画素
データを、パラレル出力する相展開手段と、各々の前記
データ信号線にそれぞれ接続され、前記複数の画素デー
タをサンプリング期間にわたってサンプリングして、そ
れと対応する前記各データ信号線に供給する複数のサン
プリング手段と、前記複数の画素データのサンプルホー
ルド期間前に生成されるとともに、前記各サンプルホー
ルド期間の終了よりも前に前記生成が終了され、かつ、
前記基準クロックのn倍よりも長いサンプリング期間を
有する、複数のサンプリング期間信号を、前記サンプリ
ング手段にそれぞれ供給するサンプリング期間信号生成
手段と、前記サンプリング期間信号生成手段に、それぞ
れの前記サンプリング期間を含む期間に信号を供給し
て、前記複数のデータ信号線をそれぞれ選択するデータ
信号線駆動手段と、を設けたことを特徴とする。
【0017】したがって、請求項1に記載の画像表示装
置によれば、1画素あたりのデータの時間が基準クロッ
クのN倍に変換された複数の画素データをパラレル出力
し、その基準クロックのn倍よりも長いサンプリング期
間にてサンプリングすることで、各画素データを指定さ
れた画素に確実に書き込むことができ、かつ書き込みブ
ロックごとのラインむら、ゴーストを防止することがで
きる。
【0018】請求項2の画像表示装置によれば、請求項
1に記載の特徴点に加え、前記サンプリング手段は、複
数のスイッチング素子にて形成された複数のサンプルホ
ールドスイッチブロックを含むものであり、各々の前記
サンプルホールドスイッチブロックは、パラレル出力さ
れる前記複数の画素データを、共通のサンプリング期間
にわたって同時にサンプリングすることを特徴とする。
【0019】したがって、請求項2記載の画像表示装置
によれば、前記サンプルホールドスイッチブロックごと
に画素データのブロック転送を行うことができる。
【0020】請求項3の画像表示装置は、請求項2に記
載の特徴点に加え、前記画像表示部は、基板上に形成さ
れた液晶表示部であり、複数の前記スイッチング素子
は、前記基板上に形成された複数のTFTで構成され、
前記サンプリング期間信号生成手段からの前記サンプリ
ング期間信号は、前記各サンプルホールドスイッチブロ
ックごとに、各々の前記TFTのゲートに供給されると
共に、前記各々のTFTのソースには、それぞれ画素デ
ータが供給されていることを特徴とする。
【0021】したがって、請求項3に記載の画像表示装
置によれば、前記スイッチング素子のスイッチング特性
が良くなくても、充分な画素データのサンプリング期間
を設けてあるために、前記画素データを画素に確実に書
き込むことが可能となる。
【0022】請求項4の画像表示装置は、請求項2また
は3に記載の特徴点に加え、前記サンプリング期間の開
始時には、ダミーの画素データが、前記サンプルホール
ドスイッチブロックに供給されることを特徴とする。
【0023】したがって、請求項4記載の画像表示装置
によれば、サンプルホールドスイッチブロックへ供給さ
れている正規の画素データではない画素データを、ダミ
ーの画素データとして、前記各サンプルホールドスイッ
チブロックに対応するサンプリングにおける初期の電圧
供給に利用することで、前記サンプルホールドスイッチ
ブロックを形成しているTFTのスイッチング特性の欠
点をカバーすることが可能となり、正規の画素データが
供給されるまでの期間に、ダミー画素データの有する電
位にて、前記サンプルホールドスイッチブロックと対応
するデータ信号線の電位を上昇させることができる。
【0024】請求項5の画像表示装置は、請求項3に記
載の特徴点に加え、前記サンプリング信号生成手段は、
隣り合った第1/第2のサンプルホールドスイッチブロ
ックへ前記第1/第2のサンプリング期間信号をそれぞ
れ供給し、第1のサンプルホールドスイッチブロックへ
の第1のサンプリング期間信号の供給が開始された後で
あって、それと対応する第1の画素データのサンプリン
グ期間中に、第2のサンプルホールドスイッチブロック
への第2のサンプリング期間信号の供給を開始すること
を特徴とする。
【0025】したがって、請求項5記載の画像表示装置
によれば、隣り合ったサンプルホールドスイッチブロッ
クへ第1の画素データを供給している間に、前記第2の
サンプルホールドスイッチに対応するサンプリングにお
ける初期に、前記第2のサンプルホールドスイッチブロ
ックをオン状態とすることで、前記サンプルホールドス
イッチブロックを形成しているTFTのスイッチング特
性の欠点をカバーすることが可能となる。
【0026】請求項6の画像表示装置は、請求項5に記
載の特徴点に加え、前記第2のサンプルホールドスイッ
チブロックにおいて、前記サンプリング期間の開始時に
前記第1の画素データをサンプリングすることで、前記
第1の画素データがプリチャージ電圧として前記データ
信号線に供給されることを特徴とする。
【0027】したがって、請求項6記載の画像表示装置
によれば、隣り合ったサンプルホールドスイッチブロッ
クへ供給されている第1の画素データの有する電圧を、
プリチャージ電圧として、前記第2のサンプルホールド
スイッチに対応するサンプリングにおける初期の電圧供
給に利用することで、前記サンプルホールドスイッチブ
ロックを形成しているTFTのスイッチング特性の欠点
をカバーすることが可能となる。
【0028】請求項7の画像表示装置は、請求項3乃至
6のいずれかに記載の特徴点に加え、複数のイネーブル
回路と、第1/第2のイネーブル信号ラインとを含み、
前記複数のイネーブル回路は、前記複数のサンプルホー
ルドスイッチブロックと対応して設けられた前記複数の
サンプリング手段と、前記データ信号線駆動手段との間
に形成されているものであって、奇数番目に位置するイ
ネーブル回路の入力線は、前記第1のイネーブル信号線
と接続されているとともに、偶数番目に位置するイネー
ブル回路の入力線は、前記第2のイネーブル信号線と接
続されていることを特徴とする。
【0029】したがって、請求項7記載の画像表示装置
によれば、前記イネーブル回路によって、前記複数のサ
ンプルホールドスイッチブロックへの電圧の供給を制御
でき、よって、サンプリング期間信号の生成/非生成を
制御することができる。
【0030】請求項8の画像表示装置は、請求項7に記
載の特徴点に加え、前記複数のイネーブル回路は、前記
複数のサンプルホールドスイッチブロックおよび前記複
数のイネーブル回路と対応して設けられており、前記各
イネーブル回路の出力信号が、サンプリング期間信号と
して、前記各サンプルホールドスイッチブロックに供給
されていることを特徴とする。
【0031】したがって、請求項8に記載の画像表示装
置によれば、前記複数のイネーブル回路のそれぞれの出
力信号によって、前記サンプルホールドスイッチブロッ
クごとの制御を行うことが可能となる。
【0032】請求項9の画像表示装置は、請求項8に記
載の特徴点に加え、前記複数のイネーブル回路は、それ
ぞれ、一方の入力端子には、第1または第2のイネーブ
ル信号が供給され、他方の入力端子には、前記データ信
号線駆動回路からの出力信号が供給される論理積回路を
有することを特徴とする。
【0033】したがって、請求項9に記載の画像表示装
置によれば、前記複数のイネーブル回路の出力、すなわ
ち、サンプリング期間信号の供給による前記サンプルホ
ールドスイッチブロックのオン時間を基準クロックに基
づいて設定することができる。
【0034】請求項10の画像表示装置は、請求項9に
記載の特徴点に加え、前記第1および第2のイネーブル
信号のデューティーが、それぞれ50%以上であること
を特徴とする。
【0035】したがって、請求項10に記載の画像表示
装置によれば、前記第1のイネーブル信号と前記第2の
イネーブル信号とを交互に使用して、隣り合った前記各
サンプルホールドスイッチブロックをオン状態とするこ
とができる。
【0036】請求項11の画像表示装置は、請求項10
に記載の特徴点に加え、前記基準クロックは、ドットク
ロック信号であって、前記ドットクロック信号単位に
て、前記第1/第2のイネーブル信号のデューティー及
び位相のうち少なくとも一方を各々変化させる可変手段
をさらに有することを特徴とする。
【0037】したがって、請求項11に記載の画像表示
装置によれば、前記ドットクロック信号を基準として、
出荷段階の調整またはユーザーにおける調整にて、任意
に前記第1/第2のイネーブル信号のデューティー及び
位相のうち少なくとも一方を変更することが可能とな
る。
【0038】請求項12の画像表示装置は、請求項11
に記載の特徴点に加え、前記データ信号線駆動手段は、
前記複数のサンプルホールドスイッチブロックおよび複
数のイネーブル回路とそれぞれ対応して設けられた複数
のシフトレジスタにより構成されてなることを特徴とす
る。
【0039】したがって、請求項12に記載の画像表示
装置によれば、それぞれ、前記サンプルホールドスイッ
チブロック,イネーブル回路,シフトレジスタを組とし
て動作させることが可能となり、画素データのブロック
転送を容易に行うことができる。
【0040】請求項13の画像表示装置は、請求項12
に記載の特徴点に加え、前記データ信号線駆動手段は、
前記基準クロックの一周期の2N(Nは自然数)倍のパ
ルス幅を持つ入力信号を、前記基準クロックの一周期の
N倍ずつ順次シフトして送出するものであることを特徴
とする。
【0041】したがって、請求項13に記載の画像表示
装置によれば、高周波の前記基準クロックを画像表示装
置におけるそれぞれのデータの転送の基準クロックとし
て使用することができる。
【0042】請求項14の画像表示装置は、請求項13
に記載の特徴点に加え、前記相展開手段において、前記
シリアルデータとしての画像信号の1画素あたりのデー
タの時間が、前記基準クロックの12倍に変換されるこ
とを特徴とする。
【0043】したがって、請求項14に記載の画像表示
装置によれば、多くの画素数を有する画像表示装置にお
いて、高速に動作を行うことができるだけでなく、ゴー
ストを防止することができる。
【0044】請求項15の画像表示装置は、請求項14
に記載の特徴点に加え、前記サンプリング期間信号のデ
ューティーが、略66.7%以下に設定されたものであ
ることを特徴とする。
【0045】したがって、請求項15に記載の画像表示
装置によれば、書き込み画素の電位レベルに影響を与え
ることなく、多くの画素数を有する画像表示装置におい
て、高速に動作を行うことができるだけでなく、ライン
むら、ゴーストを防止することができる。
【0046】請求項16の画像表示方法は、複数のデー
タ信号線と、前記複数のデータ信号線と交差する複数の
走査信号線と、前記複数のデータ信号線及び走査信号線
に接続された表示要素を駆動する画像表示方法におい
て、前記画像表示部に表示すべき画像のシリアルデータ
としての画像信号を、ドットクロック信号に基づいて一
定の画素ごとに展開して、1画素あたりのデータの時間
が前記ドットクロック信号の1周期のn(n≧2)倍に
変換されたデータ長をそれぞれ有する複数の画素データ
をパラレルに出力する工程と、サンプルホールドスイッ
チ起動信号を、前記画素データのサンプルホールド期間
前に生成する工程と、複数の前記画素データを、前記ド
ットクロック信号の1周期のn倍よりも長いサンプリン
グ期間にてそれぞれサンプリングする工程と、前記走査
信号線を順次選択しながら、その選択された走査信号線
に接続された前記表示要素に、サンプリングされた前記
画素データを前記データ信号線を介して供給する工程
と、取り込んだ画素データのサンプルホールド期間の終
了よりも前に、前記サンプルホールドスイッチ起動信号
の生成を終了する工程と、を有することを特徴とする。
【0047】したがって、請求項16に記載の画像表示
方法によれば、複数の画素データを一括に書き込むこと
ができるため、サンプリング期間を長くすることがで
き、各画素データを指定された画素に確実に書き込むこ
とができ、かつ書き込みブロックごとのラインむら、ゴ
ーストを防止することができる。
【0048】請求項17の画像表示方法は、請求項16
に記載の特徴点に加え、前記サンプリング期間は、前記
ドットクロック信号を基準として調整可能であることを
特徴とする。
【0049】したがって、請求項17に記載の画像表示
方法によれば、前記ドットクロック信号を基準として、
出荷段階の調整またはユーザーにおける調整にて、任意
に前記第1/第2のイネーブル信号のデューティー及び
位相のうち少なくとも一方を変更することが可能とな
る。
【0050】請求項18の画像表示方法は、請求項17
に記載の特徴点に加え、前記サンプリング期間は、前記
サンプリング期間信号のデューティーが50%以上とな
るように調整されることを特徴とする。
【0051】したがって、請求項18に記載の画像表示
方法によれば、画素データを充分サンプリングすること
ができる程度のサンプリング期間に設定することが可能
である。
【0052】請求項19の電子機器は、請求項1乃至1
5のいずれかに記載の画像表示装置と、前記画像表示装
置に前記基準クロックを供給するクロック発生回路と、
前記画像表示部及び前記クロック発生回路に電力を供給
する電源回路と、を有することを特徴とする。
【0053】したがって、請求項19に記載の電子機器
によれば、高精細な画像表示装置を有する電子機器に適
用でき、かつ、ラインむら、ゴースト等のない電子機器
を実現することができる。
【0054】請求項20の投写型表示装置は、請求項1
乃至15のいずれかに記載の画像表示装置と、前記画像
表示部の画像を拡大投影する投写レンズと、を有するこ
とを特徴とする。
【0055】したがって、請求項20に記載の投写型表
示装置によれば、高精細な画像表示装置を有する投写型
表示装置に適用でき、かつ、ラインむら、ゴースト等の
ない投写型表示装置を実現することができる。
【0056】
【発明の実施の形態】
<発明の原理説明>本願発明に先立って、本願発明者が
検討した画像表示方法について図13を用いて詳細に説
明する。
【0057】図14に示されるように、前述したよう
に、6相展開されてそれぞれパラレル出力される各々の
相展開信号のデータ長(1画素あたりのデータの時
間)、すなわち、相展開信号ラインVID1〜VID6
上の電位は、基準クロックの6周期分の長さとなってい
る。
【0058】これらの相展開信号をTFTなどにより形
成されたサンプルホールドスイッチにてサンプリングす
る際に、例えばTFTのゲートに入力されるサンプリン
グ期間信号S/H(n),S/H(n+6),S/H
(n+12)のサンプリング期間を、当初は図14に示
すように、それぞれ基準クロックの4周期分の長さに設
定することを試みた。ここで、前記基準クロックとして
は、ドットクロック信号CLKを使用しているものであ
る。
【0059】回路については特に図示しないが、この画
像表示方法によれば、前記ドットクロック信号CLKの
6周期分のデータ長を有する相展開および極性反転後の
画素データ(相展開信号)が、複数のサンプルホールド
スイッチを構成する複数のTFTのソース側に供給され
る。その一方で、前記複数のサンプルホールドスイッチ
を構成する複数のTFTのゲートには、サンプリング期
間信号S/H(n)が入力されており、前記相展開信号
のデータ長が前記ドットクロック信号CLKの6周期分
であるのに対して、前記サンプリング期間信号S/H
(n)は前記ドットクロック信号CLKの1つ目と6つ
目のパルスにおいて、それぞれ1周期分が除去された4
周期分のサンプリング期間に設定されている。
【0060】すなわち、前記各サンプルホールドスイッ
チを構成する各TFTのゲートは、前記相展開信号が安
定した後にオンされるだけでなく、しかも、前記相展開
信号の電圧レベル、すなわち、画素データが変化しない
うちに、前記TFTのゲートがオフされるものである。
このように、例えば、VGA程度の画素数を有する画像
表示装置においては、前記相展開信号におけるデータ長
に対して、電位の安定したデータ領域についてのみをサ
ンプリングする、サンプリング期間を設定することで、
前回のサンプリング期間における保持状態である画素デ
ータの影響を受けない、安定した書き込みデータのみを
データ信号ラインに送出することができた。
【0061】しかしながら、前述したように、画像表示
装置は、多角的に用いられるようになってきており、た
とえば、液晶モニタ,ノート・パソコン(PC),民生
機器に用いられている。したがって、高精細化,携帯性
強化という観点からの開発が進められており、例えば、
高精細化においては、VGA(640×480画素)か
らXGA(1024×768画素)、XGAからSXG
A(1280×1024画素)、SXGAからUXGA
(1600×1200画素)へと、画素数の多い画像表
示装置の開発が進展している。
【0062】このような画像表示装置における画素数の
増加に伴い、液晶パネルの大型化が進展し、それに伴っ
て画像表示装置における画像むらが目立つようになって
きており、液晶セルやバックライトの均一性を向上し、
輝度むらや色むらを低減するという手法により、前記画
像むらに対処している。
【0063】また、前述したように、画像表示装置にお
いては、複数のデータ信号ラインを同時選択駆動する、
相展開方式が採用されているために、応答速度の高速化
および動画対応が優れているという点で優位である一
方、前記画素数の増加に伴うドットクロック信号の高周
波化への対応、多階調化への対応、ゴーストの低減への
対応という問題の解決が迫られている。
【0064】このゴーストは、図15に模式的に示すよ
うに、例えば矢印1を画面2に表示しようとしたとき、
この矢印1の走査方向後段に、破線で示すゴースト3が
生じるものである。
【0065】前述したような理由で、本願発明者が、画
像表示装置の画素数の増加への対応を検討した。すなわ
ち、画素数の増加により、走査信号ライン数,データ信
号ライン数も増加するため、特に、横方向の画素数の増
加に対応すべく、Xシフトレジスタに含まれる単位シフ
トレジスタ数の増加及びそのシフトスピードを考慮し
て、単位シフトレジスタを大幅に増加させないようにし
つつサンプルホールドスイッチの応答性を向上させるた
めに、本願発明者は画像データの12相展開を検討し
た。
【0066】この場合、12本ずつデータ信号ラインを
シフトして、各画素データを、同一の走査信号ラインと
接続されかつ隣り合った12本のデータ信号ラインと接
続された各画素に対して同時に書き込むという、各画素
データの各画素への書き込みの際のブロック転送が必要
となる。そして、この画素データのブロック転送によ
り、12本のデータ信号ラインによる各画素へのブロッ
クごとの切れ目、境目が目視できるようになり、例え
ば、前記ブロック間の境目において、グラデーションや
薄い線等のいわゆるラインむらが存在するように見える
ようになることが確認された。
【0067】このラインむらの原因としては次のように
考えられる。すなわち、前記ブロック間の境目に存在し
ない複数のデータ信号ラインにおいて、隣接する各デー
タ信号ラインに対して同時にデータの書き込み動作が行
われているために、データ信号ライン間の容量結合によ
る電圧変化が生じないのに対し、前記ブロック間の境目
に存在するデータ信号ラインにおいては、隣接するデー
タ信号ラインに対するデータの書き込みタイミングが異
なるので、前記データ信号線間の容量結合によって、書
き込み電圧に変化が生じたためであると考えられる。
【0068】つまり、前記転送ブロック間の境目におけ
る画素において、例えば、正極性駆動では、黒を書くべ
き電圧が容量結合の関係で、中途半端な電圧となってし
まっており、グレーのパターンになってしまうことによ
り、前述した問題点が発生してしまっていたものであ
る。
【0069】<実施の形態1> (装置の概略構成)図2に、実施の形態1にかかる液晶
表示装置の駆動用ICの概要が示されている。同図に示
すように、この駆動用ICは主として、シリアルパラレ
ル変換回路32、極性反転回路34、ディジタルアナロ
グ変換回路35、アドレスセットコントローラ37、タ
イミングジェネレータ20からなる。また、説明を省略
するが、この駆動用ICは、前記各々の回路および外部
信号入力用端子を備えているだけでなく、ディジタル系
/アナログ系電源用端子AVDD,DVDD,GNDを
も備えている。
【0070】以下それぞれの回路の機能について図2を
用いて説明する。
【0071】前記アドレスセットコントローラ37は、
マイコンインターフェース端子ADDSET,MCCO
NTを介して、外付けされたマイクロコンピュータから
の命令をフェッチし、前記命令を解読して、前記タイミ
ングジェネレータ20の起動をセットする回路である。
【0072】前記タイミングジェネレータ20は、前記
アドレスセットコントローラ37により出力された信号
を受けて起動し、水平走査信号入力用端子を介して水平
走査信号HSYNCを、垂直走査信号入力用端子を介し
て垂直走査信号VSYNCを、クロック入力用端子を介
してドットクロック信号CLKを取り込むものである。
ところで、本実施の形態においては、このドットクロッ
ク信号CLKが前記基準クロックとして使用されている
ものである。
【0073】そして、前記タイミングジェネレータ20
は、デューティー及び位相を可変とする可変回路を含
み、前記各種信号を基準として、各信号のデューティー
及びタイミングを設定し、シフトレジスタ起動信号D
X,クロック信号CLX,第1/第2のイネーブル信号
ENB1,ENB2を生成すると共に、シリアルパラレ
ル変換回路37,極性反転回路34,ディジタルアナロ
グ変換回路35に供給し、画像信号,相展開信号,極性
反転された相展開信号である画素データの前記各回路へ
の取り込みタイミングをそれぞれ規定している。そし
て、前記各信号出力用の各出力端子を介して、駆動用I
Cにて生成された前記各信号を液晶基板上に形成された
液晶パネルブロック側へ出力している。
【0074】前記シリアルパラレル変換回路32は、前
記タイミングジェネレータ20により生成された第1の
タイミング信号に基づいて起動され、画像信号VDを、
画像信号用入力端子を介して取り込み、前記画像信号V
Dを、例えば、12相展開する回路である。
【0075】前記極性反転回路34は、前記タイミング
ジェネレータ20により形成された第2のタイミング信
号に基づいて起動され、前記シリアルパラレル変換回路
32にて生成された、12相展開された相展開信号を取
り込み、各画素の極性に応じて、正極性側あるいは負極
性側の電圧に変換することにより画素データを生成する
回路である。前記シリアルパラレル変換回路32および
前記極性反転回路34の動作の詳細については、図1を
用いて、各画素への画素データの書き込みを例に挙げ
て、後に詳しく説明する。
【0076】前記ディジタルアナログ変換回路35は、
前記タイミングジェネレータ20により形成された第3
のタイミング信号に基づいて起動され、各画素の極性に
見合うように前記極性反転回路34にて電圧変換されて
生成された、12相展開されたディジタル系の画素デー
タを、アナログ系の画素データに変換する回路である。
そして、このデジタルアナログ変換回路による出力信号
は、出力端子AOUT1〜AOUT12を介して、それ
ぞれ駆動用ICから液晶パネルブロックへ出力される。
【0077】次に、実施の形態1にかかる液晶表示装置
の全体構成について説明する。
【0078】図1に、実施の形態1に係る液晶表示装置
の全体概要が示されている。図1の液晶表示装置の全体
概略図においては、図2に示したタイミングジェネレー
タ20,シリアルパラレル変換回路32,極性反転回路
34も含んで示されているが、図2において極性反転回
路34の後段に接続されていたディジタルアナログ変換
回路35については簡単のため省略して示しており、前
記アドレスセットコントローラ37についても同様に省
略して示している。
【0079】図1に示すように、この液晶表示装置は、
電子機器例えば液晶プロジェクタのライトバルブとして
用いる小型液晶表示装置であり、液晶パネルブロック1
0と、タイミングジェネレータ20と、データ処理ブロ
ック30とに大別される。
【0080】タイミングジェネレータ20についての説
明は前述したために省略するが、データ処理回路ブロッ
ク30は、前述したシリアルパラレル変換回路32と、
前記極性反転回路34を含むものである。ここで、本実
施の形態では、前記データ処理回路30において、画像
信号VDを12相に展開するものとして説明する。
【0081】前記シリアルパラレル変換回路32には、
前述したようにディジタル系の画像信号VDが入力さ
れ、画像信号VDを12相展開した12相の相展開信号
を生成・出力するものである。なお、液晶パネルブロッ
ク10における液晶パネル100が3原色のカラーフィ
ルタを有するカラー液晶パネルの場合には、前記シリア
ルパラレル変換回路32には、R,G,Bの3本の画像
信号が入力され、この3本の画像信号VDから例えば1
2画素分の相展開信号を生成することができる。この1
2相展開の方法については後述する。
【0082】前記極性反転回路34は、前述したよう
に、12本のデータ信号ライン上の12画素分に対応す
る相展開信号を、液晶パネルブロックの駆動に必要な電
圧に増幅し、必要に応じて極性反転するものである。な
お、図1及び図2に示す極性反転回路34とシリアルパ
ラレル変換回路32との位置については逆転させて設け
ることもでき、画像信号VDを前記極性反転回路34に
て極性反転させた後に、シリアルパラレル変換回路32
にて相展開することもできる。
【0083】本実施の形態のデータ処理回路ブロック3
0の出力ラインは、12相展開を実施していることか
ら、図1に示す通り、12本の相展開信号ラインVID
1〜VID12に分岐されている。
【0084】液晶パネルブロック10は、液晶パネル1
00と、走査側駆動回路102と、Xシフトレジスタ1
04と、イネーブル回路105とを、同一回路基板上に
備えている。
【0085】液晶パネル100上には、例えば、図1の
行方向に沿って延びる複数の走査信号ライン110と、
例えば列方向に沿って延びる複数のデータ信号ライン1
12とが形成されている。なお、本実施の形態では、X
GAのような画素数の多い画像表示装置を対象としてい
るため、走査信号ライン110の総数を768本とし、
データ信号ライン112の総数を1024本として説明
する。
【0086】この走査信号ライン110,データ信号ラ
イン112のそれぞれの交差点付近には、図13に示さ
れるように、スイッチング素子としてたとえばTFT1
14と液晶セル116とが直列に接続されて表示要素が
構成され、これが画素を形成している。ここで、前記デ
ータ信号ライン112は複数設けられているが、その中
には数本のダミーデータ信号ラインも含まれている。
【0087】本実施の形態では、前記スイッチング素子
を、たとえば3端子型スイッチング素子としており、例
えばTFTにて構成している。これに限らず、2端子型
スイッチング素子例えばMIM(金属−絶縁層−金属)
素子、MIS(金属−絶縁層−半導体層)素子などを用
いることができる。
【0088】尚、本実施の形態の液晶パネル100は、
2端子型または3端子型のスイッチング素子を用いたア
クティブマトリクス型の液晶表示パネルに限らず、単純
マトリクス型の液晶表示パネルなど、他の種々の液晶パ
ネルであっても良い。
【0089】走査側駆動回路102は、例えば、769
本の走査信号ライン110a,110b,・・・・の中
から、一本の走査信号ライン110を順次選択するため
の選択期間が設定された走査信号を出力するものであ
る。
【0090】Xシフトレジスタ104は、タイミングジ
ェネレータ20により、ドットクロック信号CLKの2
4周期を1周期とし、デューティーを50%として形成
されたクロック信号CLXおよびシフトレジスタ起動信
号DXとをそれぞれ取り込むものである。そして、後述
する複数のイネーブル回路105をそれぞれ介して、サ
ンプリング期間を設定するためのサンプリング期間信号
PS10,PS870を、データ転送ブロックごと、す
なわち12本のデータ信号ライン112のサンプリング
期間ごとに生成する回路である。そして、このXシフト
レジスタ104は、後述する複数のイネーブル回路10
5と対応して設けられた、図示しない単位シフトレジス
タを含み、前記各単位シフトレジスタの出力信号P1〜
P87が、前記単位シフトレジスタと対応して設けられ
た前記各イネーブル回路に入力されている。
【0091】そして、このXシフトレジスタ104は、
データ処理回路ブロック30の出力線である12本の相
展開信号ラインVID1〜VID12と、液晶パネル1
00におけるデータ信号ライン112a,112b,・
・・との間に配置された複数のサンプルホールドスイッ
チ106それぞれに対して、液晶パネル100を点順次
駆動するための前記サンプリング期間信号PS10〜P
S870を生成するための基準信号を、生成し出力する
ものである。
【0092】サンプルホールドスイッチ106は、デー
タ信号ライン112と対応して複数設けられており、例
えば、TFTのようなスイッチング素子により形成され
ている。そして、12相展開を行うために、12個のサ
ンプルホールドスイッチにおいて、それぞれゲートが共
通に接続され(図3)、サンプリング期間信号により制
御されることにより、サンプルホールドスイッチブロッ
クSHW1〜SHW87が構成されている。つまり、例
えば、本実施の形態は、例えば、XGAを対象としてい
るため、1024本分のデータ信号ライン112を12
相展開駆動するために、87個のサンプルホールドスイ
ッチブロックSHW1,SHW2,・・・・,SHW8
7が設けられている。更に、前記各サンプルホールドス
イッチ106においては、その各ソース側が、それぞれ
第1〜第12の相展開信号ラインVID1〜VID12
と接続されており、各ドレイン側が、それぞれデータ信
号ラインと接続されている。
【0093】イネーブル回路105は、前記複数のサン
プルホールドスイッチブロックSHW1〜SHW87と
対応して設けられており、12相展開された画素データ
の各画素へのサンプリングを行うための前記サンプリン
グスイッチ106の制御によるサンプリング期間信号の
生成、すなわち、サンプリング期間の設定を行う回路で
ある。よって、例えば、本実施の形態のようなXGAに
おいては、1024本分のデータ信号ライン112を1
2相展開駆動するために、前記サンプルホールドスイッ
チブロックSHW1〜SHW87と同数、すなわち、8
7個のイネーブル回路EN1,EN2,・・・・,EN
87がそれぞれ設けられている。
【0094】そして、このイネーブル回路105の入力
線は、前記Xシフトレジスタ104からの出力線およ
び、第1/第2のイネーブル信号ライン11,12のい
ずれかと接続され、前記第1/第2のイネーブル信号ラ
イン11,12により伝送された第1/第2のイネーブ
ル信号ENB1,ENB2のうちのいずれかが入力され
ている。そして、前記各イネーブル回路105によるサ
ンプリング期間信号の出力により、前記サンプルホール
ドスイッチ106の各ゲートへ印加する電圧を制御し
て、前記サンプルホールドスイッチのオン/オフを制御
している。
【0095】すなわち、前記イネーブル回路105にお
いては、図1に示されるように、奇数番目に設けられた
イネーブル回路EN1,EN3,・・・・,EN87
と、偶数番目に設けられたイネーブル回路EN2,EN
4,・・・,ENn,・・・,EN86(n=偶数)に
おいては、前記第1/第2のイネーブル信号ライン1
1,12との接続が異なるものである。
【0096】つまり、奇数番目に設けられたイネーブル
回路EN1,・・・,EN87においては、入力側が前
記第1のイネーブル信号ライン11と接続されている。
よって、前記奇数番目に設けられたイネーブル回路に
は、前記Xシフトレジスタ104における各単位シフト
レジスタの出力信号P1,P3,・・・,P87と、前
記第1のイネーブル信号ENB1が入力されている。
【0097】また、偶数番目に設けられたイネーブル回
路EN2,・・・,ENn,・・・,EN87において
は、入力側が前記第2のイネーブル信号ライン12と接
続されている。よって、前記偶数番目に設けられたイネ
ーブル回路には、前記Xシフトレジスタ104における
各単位シフトレジスタの出力信号P2,・・・,Pn,
・・・,P86と、前記第2のイネーブル信号ENB2
が入力されている。
【0098】次に、このイネーブル回路105によるサ
ンプルホールドスイッチブロックの制御方法について詳
細に説明する。本実施の形態では、前記イネーブル回路
105は、前記したように87個設けられており、サン
プルホールドスイッチは、サンプルホールドスイッチブ
ロックごとにオン状態とされて、各画素への画素データ
のブロック転送を行うものである。
【0099】図3に、サンプルホールドスイッチ106
とイネーブル回路105の回路構成について示す。尚、
図3には、一例として第1のイネーブル回路EN1およ
び第1のサンプルホールドスイッチブロックSHW1の
みを示すが、前述したように、サンプルホールドスイッ
チブロックSHW1〜SHW87は、同様の回路構成お
よび同様の相展開信号ラインVID1〜12との接続が
なされているものである。
【0100】まず、図3に示される第1のサンプルホー
ルドスイッチブロックSHW1について説明する。
【0101】前記第1のサンプルホールドスイッチブロ
ックSHW1は、TFTにより形成された12個のサン
プルホールドスイッチQ1〜Q12により構成されてお
り、前記サンプルホールドスイッチQ1〜Q12のゲー
トは共通に接続されている。
【0102】そして、前記共通接続されたサンプルホー
ルドスイッチQ1〜Q12の各ゲートには、第1のイネ
ーブル回路EN1の出力信号である第1のサンプリング
期間信号PS10が供給されることにより、前記サンプ
ルホールドスイッチQ1〜Q12のオン/オフが制御さ
れる。また、前記第1のサンプルホールドスイッチQ1
のソース側には第1の相展開信号ラインVID1が、前
記第2のサンプルホールドQ2のソース側には第2の相
展開信号ラインVID2が、前記第3のサンプルホール
ドスイッチQ3のソース側には第3の相展開信号ライン
VID3が接続されており、同様にして前記第4〜第1
2の各サンプルホールドスイッチQ4〜Q12に対して
それぞれ相展開信号ラインVID4〜VID12が接続
されている。
【0103】したがって、第1のサンプルホールドスイ
ッチブロックSHW1を構成する各サンプルホールドス
イッチQ1〜Q12がオン状態とされることによって、
データ信号ライン110a〜110lには、それぞれの
画素に対応した画素データが同時に書き込まれる。
【0104】次に、図3に示される第1のイネーブル回
路EN1について説明する。
【0105】前記イネーブル回路EN1〜EN87は、
それぞれ奇数個のインバータが出力段に接続されたナン
ド回路により構成されている。つまり、前記第1のイネ
ーブル回路EN1は、例えば、図3に示されているとお
り、第1のインバータ回路INV1が出力段に接続され
た第1のナンド回路NAND1により構成されている。
ここで、図3にはインバータ回路を1つ設けている例を
示しているが、これに限定されることなく、信号伝搬速
度や遅延を考慮して、前記インバータ回路を奇数段設け
ることももちろん可能である。また、同一の論理出力を
行う回路であれば、これに限定されることなく使用でき
ると共に、前記サンプルホールドスイッチ106がp型
のトランジスタにより構成されている場合は、前記イン
バータ回路を偶数段設けるようにすれば良い。
【0106】そして、前記第1のナンド回路NAND1
とXシフトレジスタ104との間には、第1のイネーブ
ル信号ENB1が伝送される第1のイネーブル信号ライ
ン11と、第2のイネーブル信号ENB2が伝送される
第2のイネーブル信号ライン12とが形成されている。
【0107】そして、前述したように、前記複数設けら
れたナンド回路NAND1〜NAND87の一方の入力
ノードは、Xシフトレジスタ104の出力ラインに、他
方の入力ノードは前記第1/第2のイネーブル信号ライ
ン11,12のいずれかに固定されているものである。
すなわち、図3の第1のイネーブル回路においては、奇
数番目に設けられた第1のイネーブル回路EN1の入力
ラインは、第1のイネーブル信号ライン11と接続さ
れ、前記第1のイネーブル回路EN1の一方の入力ノー
ドに第1のイネーブル信号ENB1が供給されている。
【0108】(12相展開の動作について)次に、図1
および図4を参照して、データ処理回路ブロック30に
おけるシリアルパラレル変換回路32におけるn相展開
例えば12相展開の動作について説明する。
【0109】データ処理回路ブロック30に入力される
ディジタル系の画像信号VDは、液晶パネル100の各
画素に対応するデータがシリアルに並んでいるディジタ
ル信号である。
【0110】12相展開を実施するシリアルパラレル変
換回路32は、この画像信号VDを基準クロック、例え
ばドットクロック信号CLKの一周期の12倍のデータ
長を有する相展開信号に展開し、12本の相展開信号ラ
インVID1〜VID12において、パラレルな画素デ
ータに変換している。例えば、第1の相展開信号ライン
VID1に出力される第1の相展開信号においては、第
13、第25画素目のデータを、それぞれドットクロッ
ク信号CLKの一周期の12倍のデータ長を有する画素
データに展開している。同様にして、12画素先のデー
タが前記データ長に順次展開している。
【0111】第2の相展開信号ラインVID2に出力さ
れる第2の相展開信号も同様に、第2,第14,第26
画素目などのデータが、前記データ長を有する画素デー
タに展開されて出力されている。本実施の形態では、こ
の展開動作において、図2に示すデジタルアナログ変換
回路35を使用して最終的にアナログ系の画素データに
変換している。
【0112】なお、実施の形態1においては、前記デー
タ処理回路30から、第1〜第12の相展開信号ライン
VID1〜VID12に出力される第1〜第12の画素
データは、図4に示されるようにパラレル出力される。
【0113】(データサンプリングの構成について)次
に、本実施の形態の特徴的構成であるサンプルホールド
スイッチ106,イネーブル回路105,Xシフトレジ
スタ104の動作の詳細について、図1,3の回路図及
び図4,図6のタイミングチャートを用いて説明する。
【0114】Xシフトレジスタ104は、前述したとお
り、イネーブル回路EN1〜EN87と対応して設けら
れている単位シフトレジスタを含んでいる。すなわち、
この単位シフトレジスタは、XGAにおいては87個設
けられており、それぞれ隣り合う単位シフトレジスタ同
志が接続され、クロック信号CLXの授受が前記単位シ
フトレジスタごとに行われる。つまり、前記単位シフト
レジスタは、ラッチ回路を含む回路であって、シフトが
開始される最端の単位シフトレジスタには、駆動用IC
から供給されたクロック信号CLXおよびシフトレジス
タ起動信号DXが入力される。
【0115】前記シフトレジスタ起動信号DXは、Xシ
フトレジスタ104の起動を指示する信号であるととも
に、前記クロック信号CLXは、デューティー50%で
あり、かつドットクロック信号CLKの24周期分を1
周期としたクロック信号である。また、前記単位シフト
レジスタは、クロック信号CLXを1周期間ラッチする
ことで時間のカウントを行い、その間、継続してハイレ
ベルの信号を生成して、それと対応する前記イネーブル
回路105へ出力する回路である。
【0116】すなわち、例えば、図1のXシフトレジス
タ104において右から左方向にシフトを行う場合に
は、第1の単位シフトレジスタへのシフトレジスタ起動
信号DXの供給にともなって、前記第1の単位シフトレ
ジスタが起動し、クロック信号CLXを内部に取り込
む。そして、前記第1のシフトレジスタにて前記クロッ
ク信号CLXを1周期間ラッチすることで時間をカウン
トして、ハイレベルの出力信号P1を生成し、その間、
第1のイネーブル回路EN1に前記ハイレベルの出力信
号P1を継続的に供給する。
【0117】そして、前記クロック信号CLXのカウン
ト終了後、次段の第2の単位シフトレジスタを起動させ
る。そして、同様に第2の単位シフトレジスタによっ
て、前記クロック信号CLXをラッチして、1周期分の
時間を同様にカウントし、ハイレベルの出力信号P2を
生成し、その間、第2のイネーブル回路EN2にハイレ
ベルの信号P2を継続的に供給する。
【0118】同様にして、第87の単位シフトレジスタ
に前記クロック信号CLXが伝送されるまで、前記クロ
ック信号CLXのラッチおよび1周期分の前記クロック
信号CLXのラッチおよびカウントが繰り返され、第1
の単位イネーブル回路EN1から第87の単位イネーブ
ル回路EN87まで、前記Xシフトレジスタ104から
ハイレベルの出力信号P1〜P87が順次シフトされる
ごとに供給される。
【0119】そして、前記イネーブル回路EN1〜EN
87は、順次一定期間ごとに前記Xシフトレジスタ10
4から出力されるハイレベルの前記出力信号P1〜P8
7と、第1または第2のイネーブル信号ENB1,EN
B2を受けて、ハイレベルのサンプリング期間信号PS
10〜PS870を生成し、サンプルホールドスイッチ
ブロックSHW1〜SHW87へそれぞれこれらの信号
を供給する。
【0120】すなわち、例えば、図3に示される第1の
イネーブル回路EN1を例として用いて説明すると、ハ
イレベルの出力信号P1がXシフトレジスタ104から
前記第1のイネーブル回路EN1に入力されているとと
もに、前記第1のイネーブル回路EN1には第1のイネ
ーブル信号ENB1が供給されている。つまり、共にハ
イレベルである、出力信号P1および前記第1のイネー
ブル信号ENB1とが第1のナンド回路NAND1に入
力されることにより、第1のナンド回路NAND1は、
ロウレベルの信号を形成する。
【0121】その後、次段の第1のインバータ回路IN
V1がこのロウレベルの信号を受けて、第1のイネーブ
ル回路EN1出力としてハイレベルの第1のサンプリン
グ期間信号PS10を出力し、これが第1のサンプルホ
ールドスイッチブロックSHW1に供給される。
【0122】よって、前記第1のサンプルホールドスイ
ッチブロックSHW1を構成するサンプルホールドスイ
ッチQ1〜Q12のそれぞれのゲートに、ハイレベルの
第1のサンプリング期間信号PS10が供給される。し
たがって、前記サンプルホールドスイッチQ1〜Q12
が一斉にオン状態とされ、前記サンプルホールドスイッ
チQ1〜Q12におけるソース側の相展開信号ラインV
ID1〜VID12と、ドレイン側のデータ信号ライン
112a〜112lが電気的に接続される。
【0123】このことによって、前記サンプリングホー
ルドスイッチQ1〜Q12および前記データ信号ライン
112a〜112lを介してそれぞれの画素に画素デー
タが一括で書き込まれる。
【0124】(データサンプリング期間の設定につい
て)以下に、前述した本発明の液晶表示装置における画
素データのサンプルホールド期間の設定方法について説
明する。
【0125】このサンプルホールド期間については、前
記サンプルホールドスイッチSHW1〜SHW87のゲ
ートに供給されるサンプリング期間信号PS10〜PS
870の供給時間によって設定される。
【0126】すなわち、駆動用ICは、基準クロックを
基準として、クロック信号CLX,Xシフトレジスタ起
動信号DX等を生成しているので、ドットクロック信号
CLKの周波数を基準としてこのサンプリング期間信号
の生成ならびにサンプリング期間の設定を行うことがで
きる。また、この設定は、画像表示装置の出荷前の検査
工程またはユーザ側で設定することができる。
【0127】例えば、第1のサンプルホールドスイッチ
ブロックSHW1には、図4に示すとおり、ドットクロ
ック信号CLKの12周期分のデータ長を有する各画素
データが、サンプルホールドスイッチQ1〜Q12の各
ソースラインに供給される。
【0128】一方、前記第1のサンプルホールドスイッ
チブロックSHW1を構成するサンプルホールドスイッ
チQ1〜Q12のゲートには、前述したように、第1の
ナンド回路NAND1,第1のインバータ回路INV1
により形成された第1のサンプリング期間信号PS10
が入力されている。この第1のサンプリング期間信号P
S10は、相展開された画素データのデータ長がドット
クロック信号CLKの12周期分であるのに対して、例
えば、その前で3周期分が追加され、かつその後で1周
期分が除去された14周期分のサンプリング期間に設定
されている。ここで、特に説明しないが、前記第1〜第
87のサンプリング期間信号におけるサンプリング期間
は、すべて同一である。
【0129】図5にサンプルホールドスイッチブロック
ごとの画素データの書き込みを説明するための模式図を
示し、図4のタイミングチャートを使用して、この画素
データの書き込みについて説明する。ここでは、一例と
して、第1のサンプルホールドスイッチブロックSHW
1と接続されたデータ信号ラインSA1上の画素A11
における画素データ保持中に、第2のサンプルホールド
スイッチブロックSHW2と接続されたデータ信号ライ
ンSB1上の画素B11への画素データを書き込む場合
について説明する。尚、前記画素A11および前記画素
B11は、共通の走査信号ラインH1に接続されている
ものである。
【0130】画像表示装置においては、同一水平走査期
間において、同一の走査信号ラインと接続されたすべて
の画素についての画素データの書き込みを行うが、本実
施の形態の画像表示装置においては12相展開されてい
るため、前記サンプルホールドスイッチごとのブロック
書き込みが行われる。
【0131】画素B11へ画素データを書き込む前の段
階で、前記第1のサンプルホールドスイッチブロックS
HW1を介して、前記データ信号ラインSA1上の画素
A11に画素データADが供給されている。
【0132】そして、図4に示すように、前記第1のサ
ンプルホールドスイッチブロックSHW1をオン状態に
させる第1のサンプリング期間信号PS10が供給され
ている期間に、前記第2のサンプリング期間信号PS2
0が前記第2のサンプルホールドスイッチブロックSH
W2に供給される。つまり、画素A11と接続されたデ
ータ信号ラインSA11は、第1のサンプルホールドス
イッチブロックSHW1を介して第1の相展開信号ライ
ンVID1と接続されており、同様に、画素B11の接
続されたデータ信号ラインSB11も、第2のサンプル
ホールドスイッチブロックSHW2を介して前記第1の
相展開信号ラインVID1と接続されている。
【0133】よって、画素B11へ書き込みべき相展開
された画素データBDが供給される前の3ドットクロッ
クCLK期間は、前記第2のサンプルホールドスイッチ
ブロックSHW2を構成する各サンプルホールドスイッ
チの各ソースラインへは、第1のサンプルホールドスイ
ッチSHW1を構成する各サンプルホールドスイッチの
各ソースラインと同様に、画素A11に対応する画素デ
ータADが供給されている。
【0134】したがって、前記第2のサンプルホールド
スイッチブロックSHW2を構成する各サンプルホール
ドスイッチの各ゲートにハイレベルの第2のサンプリン
グ期間信号PS20が供給されて、前記第2のサンプル
ホールドスイッチブロックSHW2がオン状態とされる
ことにより、第2にサンプルホールドスイッチブロック
SHW2を介して前記画素A11に対応する画素データ
ADが、前記データ信号ラインSB1を介して画素B1
1に供給される。
【0135】例えば、前記走査信号ラインH1および前
記データ信号ラインSA1との交点に位置する画素A1
1において、正極性駆動黒の表示(11V)を行ってい
る場合に、前記第1のサンプルホールドスイッチSHW
1にて画素のサンプルホールドを行っている状態で、前
述したように、前記第2のサンプルホールドスイッチブ
ロックSHW2がオンしたとする。
【0136】このことにより、前記画素A11への書き
込みデータ(11V)が、前記第2のサンプルホールド
スイッチSHW2を介し、さらにデータ信号ラインSB
1を介して、前記走査信号ラインH1および前記データ
信号ラインSB1と接続された画素B11へ供給され、
前記画素B11における液晶セルへの電荷のチャージが
開始される。このことによって、ドットクロック信号C
LKの3周期の期間中、データ信号ラインSB1上の電
位が正極性側の黒表示電圧へ向かってチャージされる。
言い換えれば、このとき、正規の画素データの書き込み
前に、データ信号ラインがプリチャージされている。
【0137】そして、前記ドットクロック信号CLKの
3周期の期間終了後、前記データ信号ラインSB1およ
び画素B11への正規の画素データBDの供給が開始さ
れることで、前記第2のサンプルホールドスイッチブロ
ックSHW2のソースに供給される相展開された画素デ
ータBDが供給される。この画素データは前記画素A1
1に対応した前記画素データADと同一極性であり、前
記画素データBDとして、黒表示電圧(11V)または
白表示電圧(9V)が供給され、このうちのいずれかの
電圧が前記画素B11に書き込まれる。
【0138】すなわち、前記データ信号ラインSB1上
の電位を上昇させるのには時間がかかるため、すでに相
展開信号ライン上に現れた、隣接したサンプルホールド
スイッチブロックに供給中の画素データをダミー画素デ
ータとして、サンプリング期間のごく最初の期間のみに
供給することで、画像表示装置におけるサンプリング期
間を長く設定することができるため、正確な画素データ
のサンプリングを行うことができる。
【0139】ここで、本実施の形態の説明としては、デ
ータ信号ラインSA1と接続された画素A11,データ
信号ラインSB1と接続された画素B11のみを例とし
て挙げたが、図3に示されているサンプルホールドスイ
ッチと同様に、同一のサンプルホールドスイッチブロッ
クと接続されている限り、12個のサンプルホールドス
イッチQ1〜Q12のオンタイミングはほぼ同時とな
る。よって、同一の第1/第2のサンプルホールドスイ
ッチブロックSHW1,SHW2と接続された各々12
本のデータ信号ラインに対しても、それぞれ、それらと
接続された各画素への画素データの書き込みがサンプル
ホールドスイッチブロックごとに同時に行われている。
【0140】さらに、同一の相展開信号ラインに接続さ
れているデータ信号ライン上の各画素について、前記相
展開信号ラインにおける前回のサンプリング期間におけ
る画素データを、今回の画素データの書き込みにおけ
る、ダミー画素データとして取り込むことで、それぞれ
の画素データのサンプリング期間を長くすることができ
る。
【0141】したがって、特に説明を省略したが、同時
に、たとえば、画素B12への画素データのサンプリン
グ期間の初期には、画素A12と対応した画素データを
ダミー画素データとして利用し、画素B112への画素
データのサンプリング期間への初期には、画素A112
と対応した画素データをダミー画素データとして利用す
ることができる。
【0142】ところで、本発明の画像表示装置におい
て、前記第1のサンプルホールドスイッチブロックSH
W1のオン状態からオフ状態への切り換えは、第2のサ
ンプルホールドスイッチブロックと接続されたそれぞれ
のデータ信号ライン112への画素データのサンプルホ
ールド期間中に行われている。
【0143】つまり、次のサンプルホールドスイッチブ
ロックをオンさせる前かつ正規画素データのサンプルホ
ールド期間中に、画素データのサンプリング動作を終了
しているので、次のサンプリングデータに影響を与えな
いようにすることが可能となる。つまり、次回の画素デ
ータに影響を与える前に、この相展開信号ラインVID
1〜VID12上の画素データが変化しないうちに、前
記サンプルホールドスイッチ106を構成するTFT
は、オフされるものである。
【0144】よって、このようなサンプリング期間を設
定することで、たとえ、サンプルホールドスイッチ10
6がTFTにて形成された場合に、このTFTのスイッ
チングスピードに限界があったとしても、液晶表示上、
隣接した画素データに影響を与えることなく、換言すれ
ばゴースト,シャドウイングのない液晶表示を行うこと
ができる。
【0145】前述したXシフトレジスタ104は、左方
向から右方向(第87の単位シフトレジスタ→第1の単
位シフトレジスタ)にシフトさせる方式、または、右方
向から左方向(第1の単位シフトレジスタ→第87の単
位シフトレジスタ)にシフト方式のいずれも採用するこ
とができる。以下にそれぞれの場合における、本発明の
画像表示装置の画素データのサンプリング期間の設定方
法について図4,図6,図7を用いて説明する。
【0146】図6は、前記Xシフトレジスタのシフト方
向を、左方向から右方向(第87の単位シフトレジスタ
→第1の単位シフトレジスタ)に設定した場合の、各々
のサンプルホールドスイッチに入力されるサンプリング
期間信号,クロック信号,Xシフトレジスタ出力信号の
関係を示している。
【0147】シフトレジスタ起動信号DXがXシフトレ
ジスタ104に供給されることによってXシフトレジス
タ104が起動され、前記Xシフトレジスタ104にお
ける最左端の第87の単位シフトレジスタにてクロック
信号CLXを取り込んで、前記クロック信号CLXの1
周期の間、出力信号P87を生成し、第87のイネーブ
ル回路EN87に供給する。
【0148】前述したように、第87のイネーブル回路
EN87には、第1のイネーブル信号ライン11を介し
て、デューティー58.3%の第1のイネーブル信号E
NB1が供給される。前述したように、前記第87のイ
ネーブル回路EN87の入力段には第87のナンド回路
NAND87が設けられているため、前記第1のイネー
ブル信号ENB1と前記出力信号P87とが共にハイレ
ベルとされることにより、前記第87のイネーブル回路
EN87の出力段に設けられた第87のインバータ回路
INV87を介してハイレベルの第87のサンプリング
期間信号PS870が生成される。
【0149】前記クロック信号CLXの1周期のカウン
ト後、前記Xシフトレジスタ104内において、単位シ
フトレジスタの右方向へのシフトを行うことにより、第
86の単位シフトレジスタにて前記クロック信号CLX
が1周期間保持され、前記クロック信号CLXの1周期
の間、出力信号P87を生成し、第87のイネーブル回
路EN87に供給する。第86のイネーブル回路EN8
6には、第2のイネーブル信号ライン12を介して、デ
ューティー58.3%の第2のイネーブル信号ENB2
が供給される。前述したように、前記第86のイネーブ
ル回路EN86の入力段には第86のナンド回路NAN
D86が設けられているため、前記第2のイネーブル信
号ENB2と前記出力信号P86とが共にハイレベルと
されることにより、前記第86のイネーブル回路EN8
6の出力段に設けられた第86のインバータ回路INV
86を介してハイレベルの第86のサンプリング期間信
号PS860が生成される。
【0150】同様にして、前記Xシフトレジスタ104
における前記単位シフトレジスタの次段の単位レジスタ
から最右段の単位シフトレジスタへ、前記クロック信号
CLXの1周期ごとに、順にシフトしながら出力信号を
P86からP1まで生成し、それぞれ対応するイネーブ
ル回路EN86〜EN1に順次供給する。
【0151】このとき、前述した第87/第86のイネ
ーブル回路における動作と同様にして、サンプリング期
間信号PS870〜PS10が生成され、これがクロッ
ク信号CLXの1周期ごとに順に生成される。このこと
によって、サンプルホールドスイッチブロックSHW8
7,SHW86,・・・,SHW1を構成するサンプル
ホールドスイッチの各ゲートにそれぞれ1周期遅れで順
にハイレベルの信号が供給され、各画素データが順にブ
ロック転送されて、各画素への各画素データの書き込み
が行われる。
【0152】図7は、前記Xシフトレジスタ104のシ
フト方向を、右方向から左方向(第1の単位シフトレジ
スタ→第87の単位シフトレジスタ)に設定した場合
の、各々のサンプルホールドスイッチに入力されるサン
プリング期間信号,クロック信号,Xシフトレジスタ出
力信号の関係を示している。
【0153】シフトレジスタ起動信号DXがXシフトレ
ジスタ104に供給されることによってXシフトレジス
タ104が起動され、前記Xシフトレジスタ104にお
ける最右端の第1の単位シフトレジスタにてクロック信
号CLXを取り込んで、前記クロック信号CLXの1周
期の間、出力信号P1を生成し、継続的にこれを第1の
イネーブル回路EN1に供給する。
【0154】前述したように、第1のイネーブル回路E
N1には、第1のイネーブル信号ライン11を介して、
デューティー58.3%の第1のイネーブル信号ENB
1が供給される。前述したように、前記第1のイネーブ
ル回路EN1の入力段には第1のナンド回路NAND1
が設けられているため、前記第1のイネーブル信号EN
B1と前記出力信号P1とが共にハイレベルとされるこ
とにより、前記第1の第1のイネーブル回路EN1の出
力段に設けられた第1のインバータ回路INV1を介し
てハイレベルの第1のサンプリング期間信号PS10が
生成される。
【0155】前記クロック信号CLXの1周期間のカウ
ント後、前記Xシフトレジスタ104内において、単位
シフトレジスタの左方向へのシフトを行うことにより、
第2の単位シフトレジスタにて前記クロック信号CLX
が1周期間保持され、前記クロック信号CLXの1周期
の間、出力信号P2を生成し、第2のイネーブル回路E
N2に供給する。第1のイネーブル回路EN2には、第
2のイネーブル信号ライン12を介して、デューティー
58.3%の第2のイネーブル信号ENB2が供給され
る。前述したように、前記第2のイネーブル回路EN2
の入力段には第2のナンド回路NAND2が設けられて
いるため、前記第2のイネーブル信号ENB2と前記出
力信号P2とが共にハイレベルとされることにより、前
記第2の第2のイネーブル回路EN2の出力段に設けら
れた第2のインバータ回路INV2を介してハイレベル
の第2のサンプリング期間信号PS20が生成される。
【0156】同様にして、前記Xシフトレジスタ104
における前記単位シフトレジスタの次段の単位レジスタ
から最左段の単位シフトレジスタへ、前記クロック信号
CLXの1周期ごとに、順にシフトしながら出力信号を
P3からP87まで生成し、それぞれ対応するイネーブ
ル回路EN3〜EN87に順次供給する。
【0157】このとき、前述した第1/第2のイネーブ
ル回路における動作と同様にして、サンプリング期間信
号PS30〜PS870が生成され、これがクロック信
号CLXの1周期ごとに順に生成される。このことによ
って、サンプルホールドスイッチブロックSHW1,S
HW2,・・・,SHW87を構成するサンプルホール
ドスイッチの各ゲートにそれぞれ1周期遅れで順にハイ
レベルの信号が供給され、画素データが順にブロック転
送されて、各画素への各画素データの書き込みが行われ
る。
【0158】以上、本実施の形態の画像表示装置につい
て述べてきたが、本実施の形態の画像表示装置は、前記
サンプルホールドスイッチがオンするサンプリング期間
を、ドットクロック信号の14周期分に設定していた
が、13周期から16周期のいずれに設定することもで
きる。この場合、前記第1/第2のイネーブル信号EN
B1,ENB2のデューティーを共に54.2%から6
6.7%(ドットクロック信号の13周期から16周期
に相当)のいずれかに設定すれば良い。
【0159】また、本実施の形態においては、画像表示
装置内の前記12本の相展開信号ラインVID1〜VI
D2の配線抵抗と寄生容量による前記相展開信号の遅
延、及び前記第1/第2のイネーブル信号ライン11,
12の配線抵抗と寄生容量、前記第1〜第87のイネー
ブル回路EN1〜EN87の特性と寄生容量、前記サン
プルホールドスイッチブロックSHW1〜SHW87の
特性と寄生容量によるサンプルホールドスイッチブロッ
クSHW1〜SHW87を構成する前記サンプルホール
ドスイッチQ1〜Q12のオン/オフ タイミングの遅
延は無視して説明を行った。しかし実際の画像表示装置
においてはこうした相展開信号の遅延、サンプルホール
ドスイッチQ1〜Q12のオン/オフ タイミングの遅
延が必ず発生し、これによるゴーストが発生することが
ある。
【0160】この場合は、相展開信号に対する前記第1
/第2のイネーブル信号ENB1,ENB2の位相、結
果として相展開信号に対するサンプルホールドスイッチ
Q1〜Q12のオン/オフ タイミングを調整すること
により、ゴーストの発生を防ぐことができる。
【0161】また、相展開を12相展開として説明した
が、これに限定されることなく、各画像表示装置の特性
に合わせて、n相展開(n≧2)することができる。ま
た、本実施の形態においては、前回のサンプリング期間
の最後の3ドットクロック前に前記サンプリング期間信
号を形成し、画素データのサンプリングが終了する1ド
ットクロックの1周期分前に前記サンプリング期間信号
の供給を停止しているが、これに限定されず、種々の方
法を採用することができる。つまり、前回のサンプリン
グ期間(走査信号ラインn上)において、今回のサンプ
リング期間(走査信号ラインn+1上)の画素データの
書き込みに影響を与えない程度の時点で、サンプリング
期間信号の供給を開始し、次回のサンプリング期間(走
査信号ラインn+2上)の画素データの書き込みに影響
を与えない程度の時点でサンプリング期間信号の供給を
停止すればよい。
【0162】また、本実施の形態においては、前記サン
プルホールドスイッチを構成するTFTがn型トランジ
スタであることを前提として説明したが、前記TFT
は、p型トランジスタにて形成することもできる。この
場合は、前記サンプルホールドスイッチをオンさせると
きに、ロウレベルの電圧を印加する、イネーブル回路の
構成にして容易に実現することができる。
【0163】<実施の形態2>前述の実施の形態1の画
像表示装置を用いて構成される電子機器は、図8に示す
表示情報出力源1000、表示情報処理回路1002、
表示駆動回路1004、液晶パネルなどの表示パネル1
006、クロック発生回路1008および電源回路10
10を含んで構成される。表示情報出力源1000は、
ROM、RAM、などのメモリ、テレビ信号を同調して
出力する同調回路などを含んで構成され、上述のタイミ
ングジェネレータ20に相当するクロック発生回路10
08からのクロックに基づいて、ビデオ信号などの表示
情報を出力する。表示情報処理回路1002は、上述の
各実施の形態のデータ処理回路ブロック30に相当し、
クロック発生回路1008からのクロックに基づいて表
示情報を処理して出力する。この表示情報処理回路10
02は、上述の増幅・極性反転回路、相展開回路、ロー
テーション回路等の他、ガンマ補正回路およびクランプ
回路等を含むことができる。駆動回路1004は、上述
の走査側駆動回路102、Xシフトレジスタ104およ
びプリチャージ駆動回路160、あるいはXシフトレジ
スタ104を含んで構成され、液晶パネル1006を表
示駆動する。電源回路1010は、前述の各回路に電力
を供給する。
【0164】このような構成の電子機器として、図9に
示す液晶プロジェクタ、図10に示すマルチメディア対
応のパーソナルコンピュータ(PC)およびエンジニア
リング・ワークステーション(EWS)、図11に示す
ページャ、あるいは携帯電話、ワードプロセッサ、テレ
ビ、ビューファインダー型またはモニタ直視型のビデオ
テープレコーダ、電子手帳、電子卓上計算機、カーナビ
ゲーション装置、POS端末、タッチパネルを備えた装
置などを挙げることができる。
【0165】図9に示す液晶プロジェクタは、透過型液
晶パネルをライトバルブとして用いた投写型プロジェク
タであり、例えば、3板プリズム方式の光学系を用いて
いる。図9において、プロジェクタ1100では、白色
光源のランプユニット1102から射出された投写光が
ライトガイド1104の内部で、複数のミラー1106
および2枚のダイクロイックミラー1108によって
R、G、Bの3原色に分けられ、それぞれの色の画像を
表示する3枚のアクティブマトリクス型液晶パネル11
10R、1110Gおよび1110Bによって変調され
た光は、ダイクロイックプリズム1112に3方向から
入射される。ダイクロイックプリズム1112では、レ
ッドRおよびブルーBの光が90°曲げられ、グリーン
Gの光が直進するので各色の画像が合成され、投写レン
ズ1114を通してスクリーンなどにカラー画像が投写
される。
【0166】図10に示すパーソナルコンピュータ12
00は、キーボード1202を備えた本体部1204
と、液晶表示画面1206とを有する。
【0167】図11に示すページャ1300は、金属製
フレーム1302内に、液晶表示基板1304、バック
ライト1306aを備えたライトガイド1306、回路
基板1308、第1,第2のシールド板1310,13
12、2つの弾性導電体1314,1316、およびフ
ィルムキャリアテープ1318を有する。2つの弾性導
電体1314,1316、およびフィルムキャリアテー
プ1318は、液晶表示基板1304と回路基板130
8とを接続するものである。
【0168】ここで、液晶表示基板1304は、2枚の
透明基板1304a,1304bの間に液晶を封入した
もので、これにより少なくとも液晶表示パネルが構成さ
れる。一方の透明基板に、図8に示す駆動回路100
4,あるいはこれに加えて表示情報処理回路1002を
形成することができる。液晶表示基板1304に搭載さ
れない回路は、液晶表示基板の外付け回路とされる。
【0169】図11はページャの構成を示すものである
から回路基板1308が必要となる。しかし、電子機器
用の一部品として液晶表示装置が使用される場合であっ
て、透明基板に表示駆動回路などが搭載される場合に
は、その液晶表示装置の最小単位は液晶表示基板130
4である。あるいは、液晶表示基板1304を筐体とし
ての金属フレーム1302に固定したものを、電子機器
用の一部品である液晶表示装置として使用することもで
きる。さらに、バックライト1306aを備えたライト
ガイド1306とを組み込んで、液晶表示装置を構成す
ることができる。これらに代えて、図12に示すよう
に、液晶表示基板1304を構成する2枚の透明基板1
304a,1304bの一方に、金属の導電膜が形成さ
れたポリイミドテープ1322にICチップ1324を
実装したTCP(Tape Carrier Pack
age)1320を接続して、電子機器用の一部品であ
る液晶表示装置として使用することもできる。
【0170】なお、本発明は上記実施の形態に限定され
るものではなく、本発明の要旨の範囲内で種々の変形実
施が可能である。例えば、本発明は上述の各種の液晶パ
ネルの駆動に適用されるものに限らず、エレクトロルミ
ネッセンス、プラズマディスプレー装置、CRT等を用
いた画像表示装置にも適用可能である。また、相展開数
信号のデータ長およびそれに対するサンプリング期間の
長さ、あるいはプリチャージ期間の設定位置および長さ
等は、上記実施の形態以外の各種の変形が可能である。
【0171】
【図面の簡単な説明】
【図1】本発明を適用したアクティブマトリクス型液晶
表示装置の概略図である。
【図2】本発明を適用した液晶駆動回路の全体概略図で
ある。
【図3】本発明によるイネーブル回路およびサンプルホ
ールドスイッチブロックの概略図である。
【図4】本発明による実施の形態1の12相展開信号の
データ長と、サンプリング期間の関係を表わす特性図で
ある。
【図5】本発明による実施の形態1の画像表示装置にお
いて画素データのサンプリングを説明するための模式図
である。
【図6】本発明による実施の形態1におけるXシフトレ
ジスタにおいて、クロック信号の左シフトを行うサンプ
リング期間と、イネーブル信号との関係を表わすタイミ
ングチャートである。
【図7】本発明による実施の形態1におけるXシフトレ
ジスタにおいて、クロック信号の右シフトを行うサンプ
リング期間と、イネーブル信号との関係を表わすタイミ
ングチャートである。
【図8】本発明が適用される電子機器のブロック図であ
る。
【図9】本発明が適用されるプロジェクタの概略図であ
る。
【図10】本発明が適用されるパーソナルコンピュータ
の外観図である。
【図11】本発明が適用されるページャの分解斜視図で
ある。
【図12】本発明が適用される外付け回路を備えた液晶
表示装置の一例を示す概略斜視図である。
【図13】液晶表示装置における極性反転駆動を説明す
るための図である。
【図14】従来の6相展開信号のデータ長と、サンプリ
ング期間の関係を表わす特性図である。
【図15】従来の相展開信号を用いて画像表示したとき
のゴーストの発生を説明するための概略説明図である。
【符号の説明】
10 液晶パネルブロック 11 第1のイネーブル信号ライン 12 第2のイネーブル信号ライン 20 タイミングジェネレータ 30 データ処理ブロック 32 シリアルパラレル変換回路 34 極性反転回路 35 ディジタルアナログ変換回路 36 サンプルホールド回路 37 アドレスセットコントローラー 100 画像表示部(液晶パネル) 102 走査側駆動回路 104 Xシフトレジスタ 105 イネーブル回路 106 サンプルホールドスイッチ 110 走査信号ライン 112 データ信号ライン 114 スイッチング素子 116 液晶セル INV インバータ回路 NAND ナンド回路 SHW サンプルホールドスイッチブロック EN イネーブル回路

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 複数のデータ信号線と、前記複数のデー
    タ信号線と交差する複数の走査信号線と、前記複数のデ
    ータ信号線及び走査信号線に接続された表示要素をマト
    リクス状に配置してなる画像表示部と、 前記走査信号線を順次選択する走査信号を、前記走査信
    号線に供給する走査信号選択手段と、 前記画像表示部に表示すべき画像のシリアルデータとし
    ての画像信号を、基準クロックに基づいて設定されたサ
    ンプリング期間信号の入力によりサンプルホールドし、
    かつ、一定の画素ごとに前記シリアルデータを展開し
    て、1画素あたりのデータの時間が前記基準クロックの
    n(n≧2)倍に変換された複数の画素データを、パラ
    レル出力する相展開手段と、 各々の前記データ信号線にそれぞれ接続され、前記複数
    の画素データをサンプリング期間にわたってサンプリン
    グして、それと対応する前記各データ信号線に供給する
    複数のサンプリング手段と、 前記複数の画素データのサンプルホールド期間前に生成
    されるとともに、前記各サンプルホールド期間の終了よ
    りも前に前記生成が終了され、かつ、前記基準クロック
    のn倍よりも長いサンプリング期間を有する、複数のサ
    ンプリング期間信号を、前記サンプリング手段にそれぞ
    れ供給するサンプリング期間信号生成手段と、 前記サンプリング期間信号生成手段に、それぞれの前記
    サンプリング期間を含む期間に信号を供給して、前記複
    数のデータ信号線をそれぞれ選択するデータ信号線駆動
    手段と、 を設けたことを特徴とする画像表示装置。
  2. 【請求項2】 請求項1において、 前記サンプリング手段は、複数のスイッチング素子にて
    形成された複数のサンプルホールドスイッチブロックを
    含むものであり、各々の前記サンプルホールドスイッチ
    ブロックは、パラレル出力される前記複数の画素データ
    を、共通のサンプリング期間にわたって同時にサンプリ
    ングすることを特徴とする画像表示装置。
  3. 【請求項3】 請求項2において、 前記画像表示部は、基板上に形成された液晶表示部であ
    り、 複数の前記スイッチング素子は、前記基板上に形成され
    た複数のTFTで構成され、 前記サンプリング期間信号生成手段からの前記サンプリ
    ング期間信号は、前記各サンプルホールドスイッチブロ
    ックごとに、各々の前記TFTのゲートに供給されると
    共に、前記各々のTFTのソースには、それぞれ画素デ
    ータが供給されていることを特徴とする画像表示装置。
  4. 【請求項4】 請求項2または3において、 前記サンプリング期間の開始時には、ダミーの画素デー
    タが、前記サンプルホールドスイッチブロックに供給さ
    れることを特徴とする画像表示装置。
  5. 【請求項5】 請求項3において、 前記サンプリング信号生成手段は、隣り合った第1/第
    2のサンプルホールドスイッチブロックへ前記第1/第
    2のサンプリング期間信号をそれぞれ供給し、 第1のサンプルホールドスイッチブロックへの第1のサ
    ンプリング期間信号の供給が開始された後であって、そ
    れと対応する第1の画素データのサンプリング期間中
    に、第2のサンプルホールドスイッチブロックへの第2
    のサンプリング期間信号の供給を開始することを特徴と
    する画像表示装置。
  6. 【請求項6】 請求項5において、 前記第2のサンプルホールドスイッチブロックにおい
    て、前記サンプリング期間の開始時に前記第1の画素デ
    ータをサンプリングすることで、前記第1の画素データ
    がプリチャージ電圧として前記データ信号線に供給され
    ることを特徴とする画像表示装置。
  7. 【請求項7】 請求項3乃至6のいずれかにおいて、 複数のイネーブル回路と、第1/第2のイネーブル信号
    ラインとを含み、 前記複数のイネーブル回路は、前記複数のサンプルホー
    ルドスイッチブロックと対応して設けられた前記複数の
    サンプリング手段と、前記データ信号線駆動手段との間
    に形成されているものであって、奇数番目に位置するイ
    ネーブル回路の入力線は、前記第1のイネーブル信号線
    と接続されているとともに、偶数番目に位置するイネー
    ブル回路の入力線は、前記第2のイネーブル信号線と接
    続されていることを特徴とする画像表示装置。
  8. 【請求項8】 請求項7において、 前記複数のイネーブル回路は、前記複数のサンプルホー
    ルドスイッチブロックと対応して設けられており、前記
    各イネーブル回路の出力信号が、サンプリング期間信号
    として、前記各サンプルホールドスイッチブロックに供
    給されていることを特徴とする画像表示装置。
  9. 【請求項9】 請求項8において、 前記複数のイネーブル回路は、 それぞれ、一方の入力端子には、第1または第2のイネ
    ーブル信号が供給され、他方の入力端子には、前記デー
    タ信号線駆動回路からの出力信号が供給される論理積回
    路を有することを特徴とする画像表示装置。
  10. 【請求項10】 請求項9において、 前記第1および第2のイネーブル信号のデューティー
    が、それぞれ50%以上であることを特徴とする画像表
    示装置。
  11. 【請求項11】 請求項10において、 前記基準クロックは、ドットクロック信号であって、前
    記ドットクロック信号単位にて、前記第1/第2のイネ
    ーブル信号のデューティー及び位相のうち少なくとも一
    方を各々変化させる可変手段をさらに有することを特徴
    とする画像表示装置。
  12. 【請求項12】 請求項11において、 前記データ信号線駆動手段は、前記複数のサンプルホー
    ルドスイッチブロックおよび複数のイネーブル回路とそ
    れぞれ対応して設けられた複数のシフトレジスタにより
    構成されてなることを特徴とする画像表示装置。
  13. 【請求項13】 請求項12において、 前記データ信号線駆動手段は、前記基準クロックの一周
    期の2N(Nは自然数)倍のパルス幅を持つ入力信号
    を、前記基準クロックの一周期のN倍ずつ順次シフトし
    て送出するものであることを特徴とする画像表示装置。
  14. 【請求項14】 請求項13において、 前記相展開手段において、前記シリアルデータとしての
    1画素あたりのデータの時間が、前記基準クロックの1
    2倍に変換されることを特徴とする画像表示装置。
  15. 【請求項15】 請求項14において、 前記サンプリング期間信号のデューティーが、略66.
    7%以下に設定されたものであることを特徴とする画像
    表示装置。
  16. 【請求項16】 複数のデータ信号線と、前記複数のデ
    ータ信号線と交差する複数の走査信号線と、前記複数の
    データ信号線及び走査信号線に接続された表示要素を駆
    動する画像表示方法において、 前記画像表示部に表示すべき画像のシリアルデータとし
    ての画像信号を、ドットクロック信号に基づいて一定の
    画素ごとに展開して、1画素あたりのデータの時間が前
    記ドットクロック信号の1周期のn(n≧2)倍に変換
    されたデータ長をそれぞれ有する複数の画素データをパ
    ラレルに出力する工程と、 サンプルホールドスイッチ起動信号を、前記画素データ
    のサンプルホールド期間前に生成する工程と、 複数の前記画素データを、前記ドットクロック信号の1
    周期のn倍よりも長いサンプリング期間にてそれぞれサ
    ンプリングする工程と、 前記走査信号線を順次選択しながら、その選択された走
    査信号線に接続された前記表示要素に、サンプリングさ
    れた前記画素データを前記データ信号線を介して供給す
    る工程と、 取り込んだ画素データのサンプルホールド期間の終了よ
    りも前に、前記サンプルホールドスイッチ起動信号の生
    成を終了する工程と、 を有することを特徴とする画像表示方法。
  17. 【請求項17】 請求項16において、 前記サンプリング期間は、前記ドットクロック信号を基
    準として調整可能であることを特徴とする画像表示方
    法。
  18. 【請求項18】 請求項17において、 前記サンプリング期間は、前記サンプリング期間信号の
    デューティーが50%以上となるように調整されること
    を特徴とする画像表示方法。
  19. 【請求項19】 請求項1乃至15のいずれかに記載の
    画像表示装置と、前記画像表示装置に前記基準クロック
    を供給するクロック発生回路と、前記画像表示部及び前
    記クロック発生回路に電力を供給する電源回路と、を有
    することを特徴とする電子機器。
  20. 【請求項20】 請求項1乃至15のいずれかに記載の
    画像表示装置と、前記画像表示部の画像を拡大投影する
    投写レンズと、を有することを特徴とする投写型表示装
    置。
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