JPH11503291A - 同期伝送信号を終了させたり開始させたりするための処理装置 - Google Patents

Abstract

(57)【要約】 内向き方向において、従属プロセッサ（３２）が、ＳＴＳ−１Ｐ信号から同期的ペイロードエンベロープ（ＳＰＥ）を引出すための、ＳＰＥエンコーダ／デコーダを含む。パス終端器（６２）は、ＳＴＳ−１Ｐ ＳＰＥからＤＳ３信号またはマトリックスペイロードエンベロープ（ＭＰＥ）を引出す。ＤＳ１／ＤＳ３引出し器（６８）は、ＤＳ３またはＭＰＥ信号のいずれかから、ＤＳ１信号を発生する。ＭＰＥマッパ（７０）は、ＤＳ１信号から、ＭＰＥ信号を生成する。ワイドバンドステージインタフェイス（７４）は、ワイドバンドセンタステージマトリックス（２２）内での交差接続のために、ＭＰＥ信号をマトリックス伝送フォーマット（ＭＴＦ）に変換する。外向き方向において、ワイドバンドステージインタフェイス（７４）は、ワイドバンドセンタステージマトリックス（２２）からＭＴＦ信号を受信し、そこからＭＰＥ信号を発生する。ＭＰＥ信号は、ＤＳ１信号を引出すために、ＭＰＥマッパ（７０）を通って送られる。ＤＳ１信号は、ＤＳ１／ＤＳ３引出し器（６８）によって、ＤＳ３信号または他のＭＰＥマッピングに変換される。パス終端器は、ＳＴＳ−１Ｐ ＳＰＥ内への変換のために、ＤＳ３またはＭＰＥ信号を受信する。ＳＰＥエンコーダ／デコーダは、適切なインタフェイスサブシステムまたはネットワークへの伝送のために、ＳＴＳ−１ＰＳＰＥからＳＴＳ−１Ｐ信号を生成する。

Description

【発明の詳細な説明】 発明の名称 同期伝送信号を終了させたり開始させたりするための処理装置 技術分野 本発明は、一般的には電話通信ネットワークの信号処理に関し、特に同期伝送 信号を終了させたり開始させたりするための処理装置に関する。 背景技術 デジタル双方向接続システムは今日の電話通信伝送ネットワークの重要な一部 分である。それらは、交換キャリアや、長距離キャリアや、同等なバイパスキャ リアを含むすべてのサービスプロバイダーでますます使われるようになってきて いる。大きな技術進歩によって、デジタル双方向接続システムは、ナローバンド を立ち上げたり試験的な適用からワイドバンドやブロードバンドの周波数帯にお けるより大きなネットワークでの信号の双方向接続に適用されるようになった。 従来のデジタル双方向接続システムは主に、すべての双方向接続がただ一つの スイッチングノードあるいはマトリックスを通して行う、ただ一つの中心を持っ たアーキテクチャーを基にしたものであった。しかし、ほとんどの伝送ネットワ ークアーキテクチャーは、次の層にアクセスする前にある層を完全に処理しなけ ればならないような、階層的な信号構造を基礎としている。階層的な信号構造ネ ットワークアーキテクチャーを完全に取り扱うには、違った役割についての要求 を処理することのできるデジタル双方向接続システムを連続して接続しなければ ならなかった。 連続して接続された多重デジタル双方向接続システムにおいては、低速のブロ ードバンド信号を途切れさせたり立ち上げさせるには、最初にブロードバンドシ ステムを使って、高速の光あるいは電気信号を切断する。このブロードバンドシ ステムはまた実行モニター及び試験的なアクセス機能をサポートする。ブロード バンド信号を含むペイロードはそれからワイドバンドシステムに接続されて、ワ イドバンド信号を得る同様な働きをサポートする。それから、ワイドバンド信号 はナローバンドシステムで終了させられる。ハブオフィスにおいては、処理を反 対方向に行って、オフィスから信号を出す。 ネットワークの複雑さを増してきた新しいサービス、新しい性能及び新しいネ ットワーク伝送信号においては、試験的なアクセス機能により重点が置かれてお り、フォールトを早急に分離したり、停止期間を短くしたりすることによってネ ットワークの適用寿命及びサービスの質を高めている。しかし、連続して接続さ れている従来の双方向接続システムにおいては、入れられた信号を抜き出して信 号を一度終了させると、終了した信号をアクセスモニタリングしたり試験したり することができない。 連続している一つのデジタル双方向接続システムでは、ネットワーク全体に亘 って運ばれている信号への完全なテストアクセスをすることができない。ネット ワークレベル全体での完全な実行モニターや、テストアクセスや、通路遮断や機 能の立ち上げができないことによって、ネットワークの寿命やオフィスの柔軟性 に多大のインパクトを与えている。 前述のことから、従来のデジタル双方向接続システムにおける信頼性の問題を 解消するようなデジタル双方向接続システムの必要性を認識した。階層的な信号 構造におけるすべての信号の完全なテストアクセス及びモニタリングを実行する ことのできるデジタル双方向接続システムは実用性のあるものであると考えられ る。更に、多層信号構造に入れられたすべての信号を処理することのできる一つ の双方向接続システムは有用なものである。 発明の開示 本発明によって、同期伝送信号を終了させたり開始させたりする処理装置は、 他の電話通信信号処理技術に関連している不利益や問題点を実質的に解消し、あ るいは減らすことが出来る。 本発明の一実施態様によれば、同期ペイロードエンベロープエンコーダ／デコ ーダを終了あるいは開始する処理装置を提供し、それは同期伝送信号を受け取り 、それから同期したペイロードエンベロープを取り出すことを行う。その同期し た伝送信号は非標準的なオーバヘッドフィールドレイアウトを有し、信号処理機 能を増すものである。パス終端器はその同期したペイロードエンベロープを受け 取り、その同期ペイロードエンベロープに入れられた信号をマトリックスペイロ ードエンベロープフレームのなかにマッピングする。そのマトリックスペイロー ドエンベロープフレームは、送ろうとするネットワーク信号の種類に関係なく、 バイトインターリーブフォーマットの形の種々のネットワーク信号を運ぶ。ワイ ドバンドステージインターフェイスは、マトリックスペイロードエンベロープフ レームを、ビットインターリーブフォーマットを持ったマトリックス伝送フォー マットフレームに変換する。そのマトリックス伝送フレームは、それから適当な 行き先に双方向接続される。 本発明は、他の電話通信信号処理技術よりも種々な技術的な利点がある。例え ば、一つの技術的な利点は、違った信号処理速度に関係なくネットワークと他の サブシステムとを結び付けることにある。他の技術的な利点は、データ信号を双 方向に接続するために共通して持っている信号処理フォーマットにある。他の技 術的な利点は、以下の図面、記述及び特許請求の範囲から当業者にとって明らか なものである。 図面の簡単な説明 本発明及びその利点の更なる完全な理解は、以下の記述を添付の図面とともに 参照することによってできるであろう。図面においては、同じ参照符号は同じ部 分を示している。 図１は、統合した多速度双方向接続システムのブロックダイアグラムを示して いる。 図２は、その統合した多速度双方向接続システムのなかの付属の信号処理サブ システムのブロックダイアグラムを示している。 図３は、付属の信号処理サブシステムで使われているマトリックスペイロード キャパシティフレームの例を示している。 図４は、付属の信号処理サブシステムで使われているマトリックスペイロード エンベロープの例を示している。 図５は、付属の信号処理サブシステムで使われているマトリックス伝送フォー マットの例を示している。 図６は、付属の信号処理サブシステムのなかのマトリックスインターフェース のブロックダイアグラムを示している。 図７は、付属の信号処理サブシステムのなかの付属の処理装置のブロックダイ アグラムを示している。 図８Ａと８Ｂは、付属の信号処理サブシステムのなかの開始／終了ステージの ブロックダイアグラムを示している。 図９は、付属の信号処理サブシステムのなかの付属の処理装置の変形例を示し ている。 図１０は、付属の信号処理サブシステムのなかの付属の処理装置の他の変形例 のブロックダイアグラムを示している。 図１１は、付属の処理装置のその他の変形例のゲートウェイデマックスのブロ ックダイアグラムを示している。 発明を実施するための最良の形態 図１は、統合した多速度双方向接続システム１０のブロックダイアグラムであ る。統合した多速度双方向接続システム１０は、アドミニストレーションサブシ ステム１２と、ブロードバンドサブシステム１４と、ワイドバンドサブシステム １６及びナローバンドサブシステム１８を有する。統合した多速度双方向接続シ ステム１０は、違ったタイプのサブシステムを一つの双方向接続システムに統合 している。ブロードバンドサブシステム１４はネットワークの光及び電気信号を 受け取って処理を行い、ネットワークあるいはワイドバンドサブシステム１６に 返す。ワイドバンドサブシステム１６は低速のネットワーク信号を受け取って、 ネットワークに直接に、あるいはブロードバンドサブシステム１４あるいはナロ ーバンドサブシステム１８を経由して返す。ブロードバンド、ナローバンド及び ワイドバンドの速度に応じて、個々のサブシステムにリンクした共通の制御アー キテクチャーを持つ別のサブシステムが使われる。 統合した多速度双方向接続システム１０は、国内及び国際的な利用をするよう に設計することが出来る。国内的な利用においては、統合した多速度双方向接続 システム１０は、事実上の伝送口ＶＴ、ＤＳ１，ＤＳ３，同期伝送信号ＳＴＳ− １，光キャリアＯＣ−３，および光キャリアＯＣ−１２の速度で、国内の信号を 高速で相互に接続することができる。国際的な利用においては、統合した多速度 双方向接続システム１０は、同期伝送モジュールＳＴＭ−１，同期伝送モジュー ルＳＴＭ−４及び同期伝送モジュールＳＴＭ−１６リンクに含まれ、２Ｍ、３４ Ｍ、４５Ｍ及び１４０Ｍリンクからマッピングされた事実上のコンテナーＶＣ− １１，事実上のコンテナーＶＣ−３，及び事実上のコンテナーＶＣ−４を高速で 相互に接続して、サブシステムの中で終了させることが出来る。統合した多速度 双方向接続システム１０の一般的な働きについての更なる情報は、本出願の譲受 人であるＤＳＣコミュニケーションに譲渡された米国特許出願番号 号 「統合した多速度双方向接続システム」のなかにあり、それはここで参考文献と する。 ワイドバンドサブシステム１６は、ブロードバンドサブシステム１４，ナロー バンドサブシステム１８あるいはネットワークから信号を受け取って、付属の信 号処理サブシステム２０のリソースを通して、通路遮断、多重化／脱多重化、処 理及び双方向接続を行う。ワイドバンドサブシステム１６で使われるリソースの 概念は統合した双方向接続システム１０の大きな特長であり、必要なハードウェ アを物理的に設置したり除去したりして構造変更をするよりもむしろ、必要なと きに用意しあるいは割り当てることのできる準備が容易にできるリソースを貯め ておくものとなる。 付属の信号処理サブシステム２０は、ワイドバンドマトリックスセンターステ ージ２２とブロードバンドサブシステム１４，ナローバンドサブシステム１８の 間のインターフェースとして働くとともに、内部伝送リンク２４を通しての通信 のネットワークインターフェースとなる。内部伝送リンク２４は光信号ＩＯＬ− １２をサブシステムに伝送する。付属の信号処理サブシステム２０は、実行モニ ター、多重化／脱多重化、フォーマット変換、及び同期と非同期ネットワーク信 号間のマッピング機能を有する。ワイドバンドマトリックスの開始及び終了ステ ージは、付属の信号処理サブシステム２０にあり、ワイドバンドマトリックスセ ンターステージ２２とのインターフェースとなって、通常の処理条件においては 、重複して設けられているプレーン及びクロックをエラーなくスイッチングする 構成によって、重複して設けられている３つのステージをブロックせずに相互に 接続する。ワイドバンドサブシステム１６の中の信号は、ワイドバンドマトリッ クス伝送フォーマットＭＴＦを有する内部同期チャネル２６を通して双方向接続 される。付属の信号処理サブシステム２０は、電話通信ネットワーク中で通信を するために一つのシステムのなかでは別々の信号速度であるものを統合すること ができる。 図２は、国内用の付属の信号処理サブシステム２０のブロックダイアグラムで ある。付属の信号処理装置２０は、マトリックスインターフェース３０，スペア もある複数の付属の処理装置３２，ワイドバンドデジタルマトリックスユニット の開始及び終了ステージ３４，付加的な処理装置３６，及びユニットコントロー ラ３８を有している。付属の信号処理装置２０の各ユニットは、重複して同じユ ニットを持っており、いずれか一つのユニットが動作しないときにも、付属の信 号処理サブシステム２０の連続した動作が確保できるようにしている。 動作時、付属の信号処理サブシステム２０は内部伝送リンク２４を通して運ば れた１２ヶのＳＴＳ−１Ｐ信号を受け取る。内部伝送リンク２４はソネットＯＣ −１２の速度とフレーム構造を使った光通信を用いていることが好ましい。内部 伝送リンク２４は双方向接続サブシステムと結び付けられており、ネットワーク のトラフィック、タイミング、コントロール及びメンテナンス情報を伝送する。 入ってくる方向では、マトリックスインターフェース３０は、内部伝送リンク ２４からクロック、データ及びフレームを受け取る。マトリックスインターフェ ース３０は、内部伝送リンク２４からのＩＯＬ−１２光信号を対応するＳＴＳ− １２Ｐ電気信号に変換する。マトリックスインターフェース３０は、内部伝送リ ンク２４上を運ばれたＳＴＳ−１２Ｐ信号を１２ヶのＳＴＳ−１Ｐ信号に脱多重 化する。マトリックスインターフェース３０は、ＳＴＳ−１Ｐ信号を並べて、１ ２ヶのＳＴＳ−１Ｐ信号の一つを選択的にモニターする。マトリックスインター フェース３０は、１２ヶのＳＴＳ−１Ｐ信号に加えて２つのスペアがセットにな った信号の各々についてのクロックとデータを受け取って、付属の処理装置３２ に伝送する。オーバヘッド、コントロール及びメンテナンス情報は、内部伝送リ ンク２４から抜き出されて、ユニットコントローラ３８に伝送される。 各付属の処理装置３２は、重複して設けられたマトリックスインターフェース ユニット３０から一対のＳＴＳ−１Ｐ信号を受け取る。付属の処理装置３２は一 つのＳＴＳ−１Ｐ信号を選択して終了させる。ＳＴＳ−１Ｐ信号の同期したペイ ロードエンベロープを抜き出す前に、そのＳＴＳ−１Ｐ信号はフレームを付けら れ、位相が揃えられる。同期処理においては、ＳＴＳ−１Ｐ ＳＰＥのＶＴ信号 は、ポインター処理を通じて周波数及び位相の点でローカルワイドバンドタイム ベースに固定されて、マトリックスペイロードキャパシター（ＭＰＣ）のフォー マットにされる。ＤＳ１信号は、ＭＰＣフォーマットに入れ込む前に、ＶＴ信号 から抜き出すことができる。非同期処理においては、ＤＳ３信号はＳＴＳ−１Ｐ ＳＰＥから抜き出されて、ＤＳ１信号は終了したＤＳ３信号から抜き出されて 非同期化されて、ＤＳ１信号を生じる。このＤＳ１信号はＭＰＣフォーマットに 入れ込まれる。このＭＰＣ信号はマトリックスペイロードエンベロープ（ＭＰＥ ）に入れ込まれて、マトリックス伝送フォーマット（ＭＴＦ）に変換される。こ のＭＴＦ信号は、６８．６７２メガビット／秒の流れで、ワイドバンドデジタル マトリックスユニットの開始／終了ステージ３４に伝送される。付属の処理装置 ３２はまた、ＤＳ３信号の終了を助ける働きをする。 ワイドバンドデジタルマトリックスユニットの開始／終了ステージ３４は各々 の付属処理装置３２（スペアも含めて）から、ＭＴＦ信号を受け取る。ＭＴＦ信 号は終了させられてそして、１４×２４クロスポイントスイッチを通して運ばれ る。この２４ヶの出力は違った信号に変換されて、ワイドバンドマトリックスセ ンターステージ２２に伝送される。 出ていく方向では、ワイドバンドデジタルマトリックスユニットの開始／終了 ステージ３４はワイドバンドマトリックスセンターステージ２２から２４ヶの違 ったＭＴＦ信号を受け取る。ＭＴＦ信号は、一つの終了した信号に変換されて、 クロスポイントスイッチを通して運ばれる。クロスポイントスイッチの１４ヶの 出力は、各々の付属の処理装置３２に伝送される。 各付属の処理装置３２は一対のＭＴＦ信号を、重複して設けられたワイドバン ドデジタルマトリックスユニットの開始／終了ステージ３４から受け取る。ＭＴ Ｆ信号はフレームに入れられて位相が揃えられている。付属の処理装置３２はＭ ＴＦ信号をＭＰＥ信号に脱多重化し、ＭＰＥ信号の一つを選んでＭＰＣ信号を抜 き出す。同期処理においては、ＶＴ信号がＭＰＣ信号から抜き出されて、ＳＴＳ −１Ｐ ＳＰＥに入れ込まれる。非同期処理においては、ＤＳ１信号がＭＰＣ信 号から抜き出されて、ＤＳ３信号に多重化される。ＤＳ３信号はＳＴＳ−１Ｐ ＳＰＥに入れ込まれる。ゲートウェイ処理においては、ＤＳ１信号がＭＰＣ信号 から抜き出されてＶＴ１．５信号に入れ込まれる。処理して得られた信号は、同 期ペイロードエンベロープのなかに入れられて、ＳＴＳ−１Ｐ信号はＳＴＳ−１ Ｐ ＳＰＥから作られて、ローカルマトリックスインターフェースタイムテーブ ルに合わせられる。ＳＴＳ−１Ｐ信号はマトリックスインターフェース３０に送 られて、外へ伝送される。 マトリックスインターフェース３０は１４ヶのＳＴＳ−１Ｐクロック及びデー タ信号、すなわち１２ヶの元のそして２ヶのスペアの、を付属の処理装置３２か ら受け取る。１４ヶのＳＴＳ−１Ｐ信号のうち１２ヶは相当するＳＴＳ−１２Ｐ 電気信号に多重化される。この相当するＳＴＳ−１２Ｐ電気信号は光信号に変換 されて、内部伝送リンク２４を伝送される。コントロール及びメンテナンス情報 はユニットコントローラ３８から受け取って相当するＳＴＳ−１２Ｐ電気信号に 入れ込まれる。 ブロードバンドサブシステム１２とワイドバンドサブシステム１４の間のイン ターフェースとして働く付属の信号処理サブシステム２０では、マトリックスイ ンターフェース３０は、ブロードバンドサブシステム１２からブロードバンドタ イムベースに基づいた情報を受け取る。マトリックスインターフェース３０はブ ロードバンドサブシステム１４にタイミングを合わせていて、内部伝送リンク２ ４の情報はマトリックスインターフェース３０上にループタイミングしている。 ＳＴＳ−１Ｐ ＳＰＥがローカルタイムベースに時間を合わせたところで、ブロ ードバンドタイミングが付属の処理装置３２で終了させられる。ローカルタイム ベースはワイドバンドサブシステム１６のワイドバンドタイムベースから導かれ る。 ユニットコントローラ３８は、付属の信号処理サブシステム２０の大部分のコ ントロールファームウェアを含んでいる。ユニットコントローラ３８はアドミニ ストレーションサブシステムからのコントロール情報を処理して、付属の処理装 置３２，マトリックスインターフェース３０，ワイドバンドデジタルマトリック スユニットの開始／終了ステージ３４及び付加的な処理装置３６にコントロール 情報を伝える。ユニットコントローラ３８はポイントツーポイントスリーワイア インターフェースを通して並んだデータ、クロック及びリセット信号について、 付属の信号処理サブシステムの各コンポーネントと信号のやり取りをする。ユニ ットコントローラ３８は付属の信号処理サブシステム２０の動作に必要なコント ロール、モニター、警報、回復のサポートを実行する。 付加的な処理装置３６は、入ってくる信号の流れにおいて、付属の処理装置３ ２から受け取ったＳＴＳ−１Ｐパス、ＤＳ３パス及びＶＴパスオーバヘッドを多 重化する。付加的な処理装置３６は、付属の処理装置３２に直列のオーバヘッド インターフェースを与える。付属の処理装置３２で終了していないオーバヘッド は直列の多チャンネルオーバヘッド上に多重化されて、付加的な処理装置３６に 送られて更に処理される。出ていく方向では、付加的な処理装置３６は直列の多 チャンネルオーバヘッドバスからオーバヘッドデータを受け取って、付属の処理 装置３２へのポイントツーポイントリンクの上にオーバヘッドデータを脱多重化 して、そのオーバヘッドデータを付属の処理装置３２に伝送して、出ていく信号 に差し込まれる。 図３は、ＤＳ−１信号をマトリックスペイロードキャパシティフレームに入れ 込む例を示している。マトリックスペイロードキャパシティフレームは、オーバ ヘッドバイトが内部のワイドバンド機能で使われることを除いて、ＶＴ１．５信 号と同様な構造をしている。ＤＳ−１信号は、ソネットＶＴ１．５信号と同様に 定義されたマトリックスペイロードキャパシティフレームに入れ込まれている。 マトリックスペイロードキャパシティ信号はマトリックスペイロードエンベロー プに入れ込まれる。ネットワークトラフィックは、種々のネットワーク信号を運 ぶのに決められているマトリックスペイロードエンベロープフレームの形で、付 属の信号処理ユニット３２を通して伝送される。マトリックスペイロードエンベ ロープペイロードは、種々の非同期ネットワーク信号を入れ込むために３６ヶの フィールドと内部オーバヘッドフィールドの容量を持つことがある。各フィール ドは、２８チャンネルについて１バイトの場所とヌルバイトを有する。このヌル バイトはＭＰＥペイロードに用いられる全バイト幅に入れるのに用いる。マトリ ックスペイロードエンベロープはＳＴＳ−１ペイロードキャパシティを運ぶ。 図４は、マトリックスペイロードエンベロープの例を示す。マトリックスペイ ロードエンベロープは、バイトインターリーブデータフォーマットをしており、 それはワイドバンドマトリックスセンターステージ２２へ直列的に伝送するため に、マトリックス伝送フォーマットの形のビットインターリーブ信号にされる。 信号は、マトリックス伝送フォーマットを使った１２５マイクロ秒の同期フレ ームの形でワイドバンドマトリックスセンターステージ２２を通して伝送される 。図５は、マトリックス伝送フォーマットの例である。マトリックス伝送フォー マットのリンクは２８ヶのワイドバンドチャネルを有しており、各チャネルはＶ Ｔ１．５またはＶＴ２ペイロードを運ぶことができる。マトリックスチャネルは マトリックス伝送フォーマットフレームでビットインターリーブされていて、マ トリックススイッチングエレメントの遅れや必要な格納を最小限にしている。 ２４ヶのマトリックス伝送フォーマットフレームからなるスーパーフレームが 定義されていて、ある内部ワイドバンドメンテナンス情報を伝送するのに有効な バンド幅をもった手段を提供する。マトリックス伝送フォーマットフレームは、 マトリックスチャネルの中を運ばれる２９６ビット（３７バイト）に相当する２ ９６マトリックスフレームを持つ。各マトリックスフレームはその２８ヶのワイ ドバンドマトリックスチャネルに加えて１フレームビットの各々の１ビットを運 ぶ。マトリックス伝送フォーマット信号は、付属の信号処理装置３２からワイド バンドデジタルマトリックスユニットの開始／終了ステージ３４に、直列の６８ ．６７２メガビット／秒のワイドバンド周波数ストリームで伝送されて、ワイド バンド双方向接続マトリックスの開始ステージに入り、ワイドバンドマトリック スセンターステージ２２を通して処理をされる。 マトリックスペイロードキャパシティフレームは、標準的なソネット非同期マ ッピングに入れ込まれた非同期信号を運ぶ。マトリックスペイロードキャパシテ ィフレームをマトリックスペイロードエンベロープに入れ込むことによって、追 加のオーバヘッドが加えられる。それはマトリックスペイロードキャパシティフ ォーマットになかったものである。格納場所を減らすために、並列フォーマット を持ったマトリックスペイロードエンベロープはマトリックス伝送フォーマット の直列形式に入れ込まれる。この直列形式は、マトリックスペイロードエンベロ ープの並列フォーマットでは多くの格納場所が必要だったのとは違って、ただ一 つの格納ビットを必要とするだけである。更に、マトリックスペイロードエンベ ロープからマトリックス伝送フォーマットに入れ込むのにオーバヘッドのフレー ミングが追加される。 図６は、マトリックスインターフェース３０のブロックダイアグラムである。 入ってくる方向では、マトリックスインターフェース３０は特定のＩＯＬ−１２ 光信号を特定のＳＴＳ−１２Ｐ電気信号に変換する光レシーバ４０を有する。光 レシーバ４０からの特定のＳＴＳ−１２Ｐ電気信号は、高速多重化／脱多重化器 ４４でＳＴＳ−１２Ｐバイトワイドデータの流れに変換される。高速多重化／脱 多重化器４４からのＳＴＳ−１２Ｐバイトワイドデータフォーマットは、ＳＴＳ 脱多重化器４６でビット直列フォーマットをした１２ヶの元のＳＴＳ−１Ｐ信号 に変換される。ＳＴＳ脱多重化器４６は、高速多重化／脱多重化器４４によって 生み出された７７．７６ＭＨｚ ＳＴＳ−１２Ｐビットクロックを通してデータ 同期を実行する。元の１２ヶのＳＴＳ−１Ｐ信号の各々について、ＳＴＳ脱多重 化器４６は相当するクロック信号を出す。ＳＴＳ脱多重化器４６はまた、スペア を持つという要求に合わせるために、相当するクロック信号とともに２ヶの追加 のＳＴＳ−１Ｐ信号を生じる。ＳＴＳ−１Ｐ信号及び相当するクロック信号の各 々は付加の処理装置３２に伝送される。 出ていく方向では、マトリックスインターフェース３０は付加の処理装置３２ からＳＴＳ多重化器４８のところで直列のビットフォーマットをした１２ヶの元 の及び２ヶのスペアのＳＴＳ−１Ｐ信号を受け取る。ＳＴＳ多重化器４８は１２ ヶのＳＴＳ−１Ｐ信号の各々についてクロック信号を受け取る。また、スペアを 持つために相当するクロック信号とともに２ヶの追加のＳＴＳ−１Ｐ信号を受け 取る。ＳＴＳ多重化器４８は直列のビットフォーマットにその１２ヶの元のＳＴ Ｓ−１Ｐ信号を位相を揃えて、それらをＳＴＳ−１２Ｐバイトワイドデータフォ ーマットに変換する。そのＳＴＳ−１２Ｐバイトワイドデータフォーマットは高 速多重化／脱多重化器４４に伝送されて、ＳＴＳ−１２Ｐの直列のビットストリ ームに直列化される。ＳＴＳ−１２Ｐ直列ビットストリームは光伝送器４２に電 気信号で伝送される。光伝送器４２は、ＳＴＳ−１２Ｐ電気信号をＩＯＬ−１２ 光信号に変換して、マトリックスインターフェース３０から伝送される。マトリ ックスインターフェース３０はまたブロードバンドモニター／テストジェネレー タ５０を有しており、それはフォールトアイソレーションのサポートをするのに 使われるＳＴＳ−１Ｐモニター機能を持っている。ブロードバンドモニター／テ ストジェネレータ５０は一列のＳＴＳ−１Ｐ信号と相当するクロック信号をＳＴ Ｓ脱多重化器４６とＳＴＳ多重化器４８から受け取る。ブロードバンドモニター ／テストジェネレータ５０はＳＴＳ−１Ｐ信号にフレームを与え、ＳＴＳ−１Ｐ 信号に含まれていた情報を取り出してベリファイする。入ってくるＳＴＳ−１Ｐ 信号と出ていくものとの両方をモニターすることによって、フォールトは更に容 易に発見でき分離できる。 マトリックスインターフェース３０はまたマイクロプロセッサーユニット５２ を有しており、それはマトリックスインターフェース３０に命令とコントロール を与える。共通のバスインターフェース５４はマトリックスインターフェース３ ０のなかでマイクロプロセッサーユニット５２をすべての部分とリンクさせる。 マイクロプロセッサーユニット５２は付属の信号処理サブシステム２０のなかの ユニットコントローラ３８にリンクしており、コントロール及びオーバヘッド情 報を処理する。マイクロプロセッサーユニット５２とユニットコントローラ３８ の間の情報のやり取りは、ドライバーレシーバ回路５６を通した直列のデータリ ンクによって行われる。 統合した多速度双方向接続システム１０のなかでの付属の信号処理サブシステ ム２０の場所に応じて、マトリックスインターフェース３０は２つの違ったタイ ミング機能を発揮する。ブロードバンドサブシステム１４とワイドバンドサブシ ステム１６の間のインターフェースとしては、マトリックスインターフェース３ ０はブロードバンドタイムベースを基にしたＩＯＬ−１２信号を受け取る。マト リックスインターフェース３０はブロードバンドサブシステム１４にタイミング を合わせていて、内部伝送リンク２４上のＩＯＬ−１２信号はマトリックスイン ターフェース３０にループタイミングになっている。ＩＯＬ−１２信号から回収 したクロックは、ローカル６２２ＭＨｚ電圧制御オスシレータのレファランスと して使われる。ローカル多フレームレファランス信号５９は、マイクロプロセッ サーユニット５２を通してユニットコントローラ３８から受け取ったブロードバ ンド多フレーム同期信号にサーボオフセットを加えて生成される。ブロードバン ドタイミングは１４ヶのＳＴＳ−１Ｐ信号とともに付属の処理装置３２に伝送さ れる。ナローバンドサブシステム１８とワイドバンドサブシステム１６のインタ ーフェースとして、マトリックスインターフェース３０はワイドバンドタイムベ ースにＩＯＬ−１２信号を出す。マトリックスインターフェース３０は、ワイド バンドデジタルマトリックスユニットの開始／終了ステージ３４から６．４８Ｍ Ｈｚのクロック及び多フレームレファランスを受け取る。一セットのタイミング 信号が選択されて６２２ＭＨｚのＶＣＯ５７として使われる。選択された多フレ ームの同期に加えてマイクロプロセッサーユニット５２を通してユニットコント ローラ３８から受け取ったサーボオフセットを使って、ローカル多フレームレフ ァランスが生成される。このワイドバンドをベースにしたタイミングが、内部伝 送リンク２４を通してナローバンドサブシステム１８に伝送される。 図７は、付属の処理装置３２のブロックダイアグラムである。付属の処理装置 ３２は、同期ペイロードエンベロープ（ＳＰＥ）のエンコーダ／デコーダ６０を 含んでいて、それは一対のＳＴＳ−１Ｐ信号を重複して設けられたマトリックス インターフェース３０から受け取る。ＳＰＥエンコーダ／デコーダ６０は、ＳＴ Ｓ−１Ｐ信号両方についてフレーミングと、位相揃えと実行のモニターを行う。 ＳＰＥエンコーダ／デコーダ６０は、実行のモニター結果に基づき、あるいはユ ニットコントローラ３８によってバス６３の上でマイクロプロセッサーユニット ６１を通して示されているＳＴＳ−１Ｐ信号の一つを選択する。選択されたＳＴ Ｓ−１Ｐ信号の同期ペイロードエンベロープはそこに置かれて、６．４８ＭＨｚ の速度でバイト並列フォームでもって、パス終端器６２に伝送される。ＳＰＥエ ンコーダ／デコーダ６０はまたＳＴＳ−１Ｐクロック信号の一つを使ってローカ ルタイムベースを生成する。ＳＰＥエンコーダ／デコーダ６０はデータ選択とは 独立して、クロックテストと選択を実行する。選択されたクロック信号はレファ ランスとして用いられて、電圧制御オスシレータ６４がローカルな５１．８４Ｍ Ｈｚのクロックレファランスを生成する。それはＳＴＳ−１Ｐ信号の速度である 。パス終端器６２はＳＰＥエンコーダ／デコーダ６０から同期したペイロードエ ンベロープを受け取り、バス６５を通して付加的な処理装置３６によるアクセス をするために個々のバイトのオーバヘッド処理を行う。同期処理においては、パ ス終端器６２はポインター処理を使っているＳＴＳ−１Ｐ ＳＰＥからＶＴ Ｓ ＰＥを抜き出す。新しいＶＴフレームが生み出されて、周波数と位相においてロ ーカルタイムベースに合わされて、ＶＴ ＳＰＥはポインター処理を通して新し いフレームに入れ込まれる。パス終端器６２はローカルタイミングを使っている マトリックスペイロードエンベロープ（ＭＰＥ）のフレームにＶＴ ＳＰＥを入 れ込む。同期したＶＴをＶＴに双方向接続することに関しては、ＭＰＥフレーム はバイトが並列になったフォームで８．５８４ＭＨｚの実効速度でもってチャネ ルシェルフユニットインターフェース６６に伝送される。ゲートウェイ操作にお いては、ＭＰＥフレームはＤＳ１エクストラクター６８に伝送される。同期処理 においては、パス終端器６２はＳＴＳ−１Ｐ ＳＰＥからＤＳ３データとクロッ ク信号を抜き出して、ＤＳ３データとクロック信号をＤＳ１エクストラクター６ ８に伝送する。 ゲートウェイ操作の間、ＤＳ１エクストラクター６８はパス終端器６２からＭ ＰＥフレームを受け取り、ポインター処理を使っているＶＴ１．５ ＳＰＥを抜 き出す。ＤＳ１信号はデスタッフィング及びオーバヘッドビットを通してＶＴ１ ．５ ＳＰＥから抜き出されて、外部からのアクセスをするためにバス６５の上 で付加的な処理装置３６への出力となる。ＤＳ１エクストラクター６８はＤＳ１ 信号を非同期化して、スムーズなＤＳ１データとクロック信号を作り出してＭＰ Ｅマッパー７０に伝送する。 同期処理の間、ＤＳ１エクストラクター６８は、パス終端器６２からＤＳ３デ ータとクロック信号を受け取り、ＤＳ３フレームからＤＳ２信号を抜き出し、ま たＤＳ２フレームからＤＳ１信号を抜き出す。最初の配置にあったように、ＤＳ １エクストラクター５８はＤＳ１信号を非同期化して、各ＤＳ１信号に対してデ ータとクロック信号を生じる。各ＤＳ１データとクロック信号はＭＰＥマッパー ７０に伝送される。各ＤＳ１データとクロック信号はまたＤＳ１モニター７２に 伝送されて、ＤＳ１レベルでのよりよい実行モニターをすることができる。 ＭＰＥマッパー７０は各ＤＳ１データとクロック信号をＤＳ１エクストラクタ ー６８から受け取る。ＤＳ１信号はローカルタイミングを使ってマトリックスペ イロードキャパシティ（ＭＰＣ）ＰＳＥに入れ込まれる。そのＭＰＣデータは次 にローカルタイミングを使ってＭＰＥフレームに入れ込まれる。ＭＰＥ信号は８ ．５８４ＭＨｚの実効速度でバイト並列フォームでチャネルサービスユニット６ ６に伝送される。 チャネルサービスユニットインターフェース６６は、非同期及びゲートウェイ 操作の間、同期したＶＴとＶＴとの双方向接続のためのパス終端器６２あるいは ＭＰＥマッパー７０のいずれかからＭＰＥ信号を受け取る。チャネルサービスユ ニットインターフェース６６はＭＰＥデータをチャネルサービスユニットに伝送 し、あるいはＭＰＥデータを直にワイドバンドステージインターフェース７４に 送る。チャネルサービスユニットはＤＳ１信号のラインコントロール及び実行モ ニターを行う。チャネルサービスユニット６６のデータパス配置はバス６３を通 してマイクロプロセッサーユニット６１でコントロールされる。ワイドバンドス テージインターフェース７４は、チャネルサービスユニットインターフェース６ ６からＭＰＥデータを受け取って、ＭＰＥデータのなかのデータフィールドを確 かめる。ワイドバンドステージインターフェース７４は、ＭＰＥ信号をマトリッ クス伝送フォーマット（ＭＴＦ）信号に変換するために、ＭＰＥ信号をバイトイ ンターリーブフォーマットからビットインターリーブフォーマットに変換する。 ＭＴＦ信号は、参照周波数６８．６７２ＭＨｚの電圧制御オスシレーター８０に よって、ローカルワイドバンドタイムベースに閉じこめられる。ＭＴＦ信号は重 複して設けられたワイドバンドデジタルマトリックスユニットの開始／終了ステ ージ３４に伝送される。 外向きの操作の間、付属の処理装置３２は、ワイドバンドステージインターフ ェース７４の所に重複して設けたワイドバンドデジタルマトリックスユニットの 開始／終了ステージ３４から一対のＭＴＦ信号を受け取る。ワイドバンドステー ジインターフェース７４は、ＭＴＦ信号についてのフレーミングと位相揃えの両 方を実行し、ＭＴＦ信号をビットインターリーブフォーマットからバイトインタ ーリーブフォーマットに変換して、ＭＰＥ信号を抜き出せるようにする。ワイド バンドステージインターフェース７４はプレーン選択ロジックを有しており、そ れは、実行モニター結果に基づき、あるいは、マイクロプロセッサーユニット６ １を通してユニットコントローラ３８で指定されているように２ヶのＭＰＥ信号 のうち１ヶを選択する。選択されたＭＰＥ信号は、実効速度８．５８４ＭＨｚで 、バイト並列フォームで外方へのチャネルサービスユニットインターフェース７ ８に伝送される。ワイドバンドステージインターフェース７４は、またワイドバ ンドデジタルマトリックスユニットの開始／終了ステージ３４から受け取った８ ．５８４ＭＨｚのレファランスクロックとフレーム同期信号を用いてローカルタ イムベースを生成する。ワイドバンドステージインターフェース７４はクロック テストと選択をデータ選択とは独立して実行する。選択されたクロック及びフレ ーム同期信号は電圧制御オスシレータ８０のレファランスとして用いられて、ロ ーカルな６８．６７２ＭＨｚのクロックレファランスを生成する。それはワイド バンドサブシステムの速度である。 チャネルサービスユニットインターフェース７８はワイドバンドステージイン ターフェース７４からＭＰＥ信号を受け取る。チャネルサービスユニットインタ ーフェース７８はＭＰＥ信号をチャネルサービスユニットシェルフに伝送し、あ るいは同期したゲートウェイ処理のためにＭＰＥマッパー７０に直にあるいは同 期処理のためにパス終端器６２にＭＰＥデータを送る。チャネルサービスユニッ トインターフェース７８のデータパス配置はマイクロプロセッサーユニット６１ で制御される。 ＭＰＥマッパー７０は外向きのＭＰＥデータをチャネルサービスユニットイン ターフェース７６から受け取り、パリティとベリファイチェックを実行する。Ｍ ＰＥマッパー７０はＭＰＣ信号をＭＰＥフレームから抜き出す。ＤＳ１データと クロック信号は、ＭＰＣ信号の同期したペイロードエンベロープから抜き出され て、ＤＳ１信号は非同期化されて、スムーズなＤＳ１データとクロック信号を生 じる。ＤＳ１データとクロック信号はそれからＤＳ１エクストラクター６８に伝 送される。 ＤＳ１エクストラクター６８は、ＤＳ１データとクロック信号をＭＰＥマッパ ー７０から受け取る。ゲートウェイ操作においては、ＤＳ１信号はＶＴ１．５信 号に入れ込まれる。ＶＴ１．５信号はＭＰＥフォーマットに入れ込まれて、その ＭＰＥデータは８．５８４ＭＨｚの速度でバイト並列バスの上でのパス終端器６ ２への出力となる。非同期操作においては、ＤＳ１エクストラクター６８はＤＳ １信号をＤＳ２フレームのなかに入れ込んで、そしてＤＳ２信号をＤＳ３フレー ムのなかに入れ込む。ＤＳ３クロックとデータ信号はパス終端器６２への出力と なる。 パス終端器６２は、ゲートウェイ処理の間ＤＳ１エクストラクター６８から、 あるいは同期処理の間チャネルサービスユニットインターフェース７８から外向 きのＭＰＥデータを、あるいは非同期処理の間ＤＳ１エクストラクター６８から ＤＳ３クロック及びデータを、受け取る。パス終端器６２はデータのモニタリン グとベリファイチェックを行う。同期及びゲートウェイ処理では、ＶＴ信号はＭ ＰＥフレームから抜き出されて、ＶＴ信号はローカルタイムベースを基にして生 成されたＳＴＳ−１Ｐ ＳＰＥのなかに入れ込まれる。非同期処理においては、 パス終端器６２はＤＳ１エクストラクター６８から外向きのＤＳ３クロックとデ ータを受け取り、スタッフィング過程を通じて、ＤＳ３信号をＳＴＳ−１Ｐ Ｓ ＰＥのなかに入れ込む。パス終端器６２はオーバヘッドデータをＳＴＳ−１Ｐ ＳＰＥから作りだし、あるいはオーバヘッドデータをバス６５の上で付加的な処 理装置３６から受け取る。パス終端器６２は、バイト並列形式で６．４８ＭＨｚ の速度で、ＳＰＥエンコーダ／デコーダ６０にＳＴＳ−１Ｐ ＳＰＥを伝送する 。 ＳＰＥエンコーダ／デコーダ６０は、パス終端器６２からＳＴＳ−１Ｐ ＳＰ Ｅを受け取り、周波数と位相においてローカルタイムベースに一致したＳＴＳ− １Ｐフレームを作り出す。ＳＴＳ−１Ｐ ＳＰＥはポインター処理を用いてＳＴ Ｓ−１Ｐフレームのなかに入れ込まれて、ブロードバンドとワイドバンドタイム ベース間の周波数と位相差を調整する。ＳＰＥエンコーダ／デコーダ６０は、重 複して設けたマトリックスインターフェース３０にＳＴＳ−１Ｐ信号を伝送する 。 付属の処理装置３２は２個の違ったタイムベースを有する。５１．８４ＭＨｚ におけるブロードバンドタイミングはＳＴＳ−１Ｐ信号とともに受け取られる。 このタイミングはパス終端器６２においてＳＴＳ−１Ｐ信号が終了したときに終 了する。内方向のブロードバンドタイムベースはループタイミングを通じて外向 きのＳＴＳ−１Ｐ信号を作り出すのに使われる。付属の処理装置３２のローカル ワイドバンドタイムベースは、ワイドバンドデジタルマトリックスユニットの開 始／終了ステージ３４から受け取ったワイドバンドクロックレファランスから出 てくる。一つのクロックレファランスが、ローカルワイドバンドタイムベースを 生み出すために、６８．７６２ＭＨｚＶＣ０８０のフェーズロックループのため のレファランスクロックとして選択される。ＤＳ３信号の適用においては、内方 向のＤＳ３タイミングが非同期器から導かれて、４４．７３６ＭＨｚＰＬＬを含 むＳＴＳ−１Ｐ ＳＰＥをでスタッフィングする。外向きのＤＳ３タイミングは ４４．７６３ＭＨｚのオスシレータで作り出される。 図８Ａと図８Ｂとは、ワイドバンドデジタルマトリックスユニット開始／終端 ステージ３４のブロック図である。ワイドバンドデジタルマトリックスユニット 開始／終端ステージ３４は、夫々の従属プロセッサ３２から１つずつの、１４個 のＭＴＦ信号を、平衡終端器９０において受信する。平衡終端器９０は、各ＭＴ Ｆ信号をシャント終端するための抵抗器群を含んでいる。シャント終端されたＭ ＴＦ信号は、１２×２４スイッチ機能を構成するための、２つの１４×１４クロ スポイントスイッチ９２，９４に導びかれる。このＭＴＦ信号は、クロスポイン トスイッチ９２，９４内の平衡化されたドライバを通して、微分信号に変換され る。この微分ＭＴＦ信号は、ワイドバンドマトリックスセンタステージ２２へ送 信するために、イコライザ９６へ導びかれる。 外向きの方向において、ワイドバンドデジタルマトリックスユニット開始／終 端ステージ３４は、ワイドバンドマトリックスセンタステージ２２からシャント 終端器９８において、２４個の微分ＭＴＦ信号を受取る。シャント終端器９８は 、各微分ＭＴＦ信号をシャント終端するための抵抗器群を含んでいる。このシャ ント終端された微分ＭＴＦ信号は、平衡化されたレシーバ１００によってシング ルエンドＭＴＦ信号に変換される。このシングルエンドＭＴＦ信号は、２４×１ ２スイッチ機能を構成するための、２つの１４×１４クロスポイントスイッチ１ ０２，１０４に導びかれる。クロスポイントスイッチ１０２，１０４の出力は、 直列終端器１０６とドライバ１０８とによって夫々従属プロセッサ３２に送信さ れる所の、１４個のＭＴＦデータ信号と１４個の６８．６７２ＭＨｚクロック信 号となる。 タイミングインタフェイスは、タイミング発生器１１０によって達成される。 タイミング発生器１１０は、ワイドバンドマトリックスセンタステージ２２から 、８．５８４ＭＨｚ，６．８４ＭＨｚおよびフレーム信号を受取る。タイミング 発生器１１０は、クロック及びマルチフレームテストと選択機能とを行う。タイ ミング発生器１１０は、ＭＴＦ信号の受信と送信とのための、クロスポイントス イッチ９２，９４，１０２および１０４に対して、適切な８．５８４ＭＨｚクロ ック信号を供給する。タイミング発生器１１０はまた、従属プロセッサ３２と付 属プロセッサ３６とに対して、基準信号エンデット８．５８４ＭＨｚクロックと フレーム信号とを供給する。基準微分６．４８ＭＨｚクロックとフレーム信号と は、タイミング発生器１１０によってマトリックスインタフェイス３０に供給さ れる。マイクロプロセッサユニット１１２は、ワイドバンドデジタルマトリック スユニット開始／終端ステージ３４内の各構成要素の構成と動作との制御するた めに、ユニットコントローラ３８と通信する。 国際的な応用のためには、従属プロセッサ３２は少し異なるが関連する構成を もつ。図９は同期デジタル階層信号を構成する従属プロセッサ３２ａのブロック 図である。従属プロセッサ３２ａは、低オーダと高オーダとの２つのモードの下 で動作する。各モードは、従属プロセッサ３２ａ内で独立したデータパスをもっ ている。３個のＳＴＳ−１Ｐ信号は、従属プロセッサ３２ａによって適応づけさ れる。 従属プロセッサ３２ａは、冗長なマトリックスインタフェイス３０から３個の ＳＴＳ−１Ｐ信号の２組を受取り、適切なＳＴＳ−１Ｐ信号を終端のために選択 する。ポインタ処理が実行され、リタイムされたＶＣ信号はＳＴＳ−１Ｐ ＳＰ Ｅで多重化をとかれる。このＶＣ信号は、ＭＰＥに整列されて、マトリックスを 通っての送信のためにＭＴＦ信号に変換される。同様に外向き方向に、従属プロ セッサ３２ａは、ＭＴＦ信号の３個のペアを受取り、ＭＰＥ信号へ変換するため に適切なＭＴＦ信号を選択する。ＶＣ信号は、ＭＰＥ信号から整列をとかれ、Ｓ ＴＳ−１Ｐ ＳＰＥ内に多重化される。このＳＴＳ−１Ｐ信号は、マトリックス インタフェイス３０に送りつけるために、ＳＴＳ−１Ｐ ＳＰＥで再構成される 。 低オーダモードのために、従属プロセッサ３２ａは、各組のＳＴＳ−１Ｐ信号 を受取るためのＳＰＥエンコーダ／デコーダ６０を含んでいる。ＳＰＥエンコー ダ／デコーダ６０は、フレーミング、位相合わせ、および監視を実行し、かつ監 視結果の実行にもとづいてあるいはユニットコントローラ３８によって決定され た如く、適切なＳＴＳ−１Ｐ信号を選択する。このＳＴＳ−１Ｐ ＳＰＥは、６ ．４８ＭＨｚの割合でのバイ並行形式で、パス終端器６２へ置かれかつ送信され る。ＳＰＥエンコーダ／デコーダ６０はまた、冗長なＳＴＳ−１Ｐクロック信号 を用いて局所的なブロードバンドタイムベース（ＢＢ ＴＩＭＥ ＢＡＳＥ）を 発生する。クロック試験と選択とは、データ選択とは独立に行われる。この選択 されたクロックはＶＣＯ６４の基準として用いられる。 パス終端器６２は、ＳＰＥエンコーダ／デコーダ６０からＳＴＳ−１Ｐ ＳＰ Ｅを受取り、選択されたバイトのオーバヘッド処理を実行する。オーバヘッドバ イトは、付属プロセッサ３６を通して外部アクセスのために多重化される。ＶＣ ＳＰＥは、ＳＴＳ−１Ｐ ＳＰＥから引出され、局所的タイムベースに生成さ れ組合せられた所の新しいＶＣフレームに整列される。ＶＣ信号は局所的ワイド バンドタイミングを用いるＭＰＥフレームに整列される。このＭＰＥ信号は、８ ．５８４ＭＨｚの実行比率をもってのバイトパラレル形式の下で、インラインモ ニタ６７に送信される。 インラインモニタ６７は、パス終端器６２からＭＰＥ信号を受取り、ＶＣ−１ およびＶＣ−２信号監視を実行する。実行欠陥、異常や警報は、障害を孤立化す るために、インラインモニタ６７によってチェックされる。インライモニタ６７ は、マトリックス送信のたのＭＴＦ信号を生成するために選択器６９を通って、 ＭＰＥ信号をワイドバンドステージインタフェース７４に伝送する。 低オーダモードでの外向き方向において、ワイドバンドステージインタフェイ ス７４は、冗長なワイドバンドデジタルマトリックスユニット開始／終端ステー ジ３４からＭＴＦ信号を受取り、そこからＭＰＥ信号を発生する。インラインモ ニタ６７は、障害の検出と報告とのために、ワイドバンドステージインタフェー ス７４からＭＰＥ信号を受取る。パス終端器６２は、インラインモニタ６７から ＭＰＥ信号を受取り、オーバヘッドデータを検証し、ＭＰＥフレームからＶＣ信 号を引出す。ＳＴＳ−１Ｐ ＳＰＥは局所的タイムベースにもとづいて生成され 、ＶＣ信号はＳＴＳ−１Ｐ ＳＰＥへ多重化される。オーバヘッドバイトは内部 で発生されあるいは付属プロセッサ３６から受取られる。ＳＴＳ−１Ｐ ＳＰＥ は、６．４８ＭＨｚの割合でＳＰＥエンコーダ／デコーダ６０に、バイトパラレ ル形式で送信される。ＳＰＥエンコーダ／デコーダ６０は、局所的ブロードバン ドタイムベースに組合わせられたＳＴＳ−１ＰフレームにＳＴＳ−１Ｐ ＳＰＥ を整列する。このＳＴＳ−１Ｐ信号は次いでマトリックスインタフェイス３０に 送信される。 高オーダモードのために、ＳＴＳ−１Ｐ信号は、冗長なマトリックスインタフ ェイス３０からＭＰＥマッパ７０ａにおいて受取られる。選択されたＳＴＳ−１ Ｐ信号はワイドバンドタイムベースと組合せられる。このＳＴＳ−１Ｐ ＳＰＥ は、引出され、ＭＰＥフォーマット内に整列される。このＳＴＳ−１Ｐ ＳＰＥ は、スタンドアロンブロードバンドクロスコネクションを必要とする何んらかの 信号形式を運ぶかも知れない。ＭＰＥ信号は、ＭＴＦ信号発生のために、選択器 ６９を通ってワイドバンドステージインタフェイス７０に伝送される。選択器６ ９は、従属プロセッサ３２ａのために望まれる操作のモードにしたがって適切な ＭＰＥ信号を選択する。 高オーダモードでの外向き方向において、ワイドバンドステージインタフェイ ス７４は、ワイドバンドマトリックスセンタステージ２２からＭＴＦ信号を受取 り、それに対応してＭＰＥ信号を生成する。ワイドバンドステージインタフェイ ス７４はＭＰＥ信号をＭＰＥマッパ７０ａに伝送する。ＭＰＥマッパ７０ａは、 障害孤立化を行い。ＳＴＳ−１Ｐ信号をブルードバンドタイムベースに組合わせ てＭＰＥ信号からＳＴＳ−１Ｐ ＳＰＥを発見する。ＳＴＳ−１Ｐ信号は、ＳＴ Ｓ−１Ｐ ＳＰＥから再構成され、マトリックスインタフェイス３０に送信され る。 図１０は、プレシオクロナス（Plesiochronous）デジタル階層信号とのインタ フェイスを行う第３従属プロセッサ３２ｂのブロック図である。ＰＤＨ信号は、 １４０Ｍ，３４Ｍおよび２Ｍレイトの非同期信号を含んでいる。外向きの方向に おいて、従属プロセッサ３２ｂは、ＳＴＳ−１Ｐ信号からＳＴＭ−１信号、ＶＣ −３又はＶＣ−４基礎を引出す。ＶＣ−４基礎ＳＴＭ−１信号は、終端され、多 重を解かれ、成分たる３ＹＭ信号を非同期化される所の１４０Ｍ ＰＤＨ信号ペ イロードを含んでいる。ＶＣ−３基礎ＳＴＭ−１信号は、終端され、引出される ３４Ｍ ＰＤＨ信号を含んでいる。この３４Ｍ信号は、ＭＰＥ信号に非同期的に 整列される、または更にＭＰＥ信号に整列される前に２Ｍ信号に多重化を解かれ る。２４Ｍ信号の整列に当っては１つのＭＰＥチャンネルを必要とし、一方、３ ４Ｍ信号は１６個のＭＰＥチャンネルを必要とする。ＭＰＥ信号は、ワイドバン ドマトリックスセンタステージ２２を通って送信するために、ＭＴＦフォーマッ トに変換される。 外向き方向において、従属プロセッサ３２ｂは、ワイドバンドデジタルマトリ ックスユニット開始／終端ステージ３４から、ＭＴＦ信号を受信し、選択された ＭＴＦ信号を２８個のＭＰＥ信号に変換する。ＭＰＥ信号はそれらのペイロード にしたがって処理される。３４Ｍ ＰＤＨペイロードのために、このペイロード が引出され、オーバヘットデータビットが挿入され、外行き３４Ｍ ＰＤＨ信号 が同期状態を解除される。４個の３４Ｍ信号は、ＶＣ−４基礎ＳＴＭ−１信号を 得るように含んでいる所のＶＣ−４に整列するために、１４０Ｍ ＰＤＨ信号に 多重化される。ＶＣ−３基礎ＳＴＭ−１信号は、３個のＰＤＨ信号をＶＣ−３コ ンテナーに整列することによって得ることができる。ＶＣ−１２ペイロードのた めに、ＶＣ−１２信号が、引出され、Ｅ１信号を得るために整列を解かれる。Ｅ １信号は３４Ｍ ＰＤＨ信号内に非同期的に多重化される。ＶＣ−４又はＶＣ− ３基礎ＳＴＭ−１信号は、上述の如く、３４Ｍ ＰＤＨ信号から生成される。こ のＳＴＭ−１信号は、更に、マトリックスインタフェイス３０へ伝送するために 、３個のＳＴＳ−１Ｐ信号を生成するように処理される。 ＳＴＳ−１Ｐ ＳＰＥ群のトランスペアレントなクロスコネクションのために 、従属プロセッサ３２ｂは、ＳＴＳ−１Ｐマッパ１４０において、冗長なマトリ ックスインタフェイス３０からＳＰＳ−１Ｐ信号を受信する。ＳＴＳ−１Ｐマッ パ１４０は、ＭＰＥフォーマットへの整列のために、適切な信号を選択する。Ｓ ＴＳ−１Ｐマッパ１４０により実行される整列処理は、整列されたＭＰＥ信号に ワイドバンドシステムタイミングを獲得させる詰め込み機構を用いる。ＭＰＥ信 号は、ワイドバンドステージインタフェイス７４によってＭＴＦフォーマットに 変換される前のパス準備のために、ＭＰＥ時分割多重化装置１３８に送信される 。 ＰＤＨペイロードのために、従属プロセッサ３２ｂは、従属マトリックスイン タフェイス１２０において、冗長なマトリックスインタフェイス３０からＳＴＳ −１Ｐ信号を受取る。従属マトリックスインタフェイス１２０は、ＳＴＳ−１Ｐ 信号ペア上のプレーン選択を行い、ＳＴＳ−１Ｐ ＳＰＥ群を引出し、位相整列 を行う。ポインタ処理は、ワイドバンドタイムベースに信号を組合わせるために ＳＴＳ−１Ｐ ＳＰＥ群を整列させたフレーム上で行われる。ＳＴＳ−１Ｐ Ｓ ＰＥは、局所的な６．４８ＭＨｚ基準１２２から引出された１９．４４ＭＨｚレ イトで、バイトパラレイＳＴＭ−１信号に、再フォーマットされて整列される。 ＰＤＨペイロードのＶＣ−３プロセッサのために、ＳＴＭ−１信号は、提供さ れたＶＣ−３のためのパスオーバヘッドを終端しそして結晶発振器１２６を通る ３４Ｍペイロードを引出して同期状態を解除化する所の、ＶＣ−３マッパ１２４ に送られる。ＰＤＨペイロードのＶＣ−４プロセッサのために、ＳＴＭ−１信号 は、ＶＣ−４ペイロードパスオーバヘッドを終端し、１４０Ｍペイロードを引出 すべく、結晶発振器１３０を通ってペイロードの同期状態を解除化する所の、Ｖ Ｃ−４引出し器１２８に送られる。この１４０Ｍペイロードは、夫々の３４Ｍの ４個のデータストリーム内に信号を、組立て、監視し、非同期的に多重状態を解 除する所の、マルデックス（muldex）１３２に伝送される。３４Ｍ ＰＤＨ信号 は結晶発振器１３４によって同期状態を解除化される。 ＶＣ−３引出し器１２４またはＶＣ−４マッパ１２８のいずれかからの３４Ｍ ＰＤＨ信号は、ＭＰＥマッパ１３６によって、ＭＰＥフォーマット内に、組立 てられ、監視され、整列される。制御および詰め込み機構は、３４Ｍ ＰＤＨ信 号が２８個のＭＰＥチャンネルに整列されるようにする。ＭＰＥ信号は、８．５ ８４ＭＨｚの実効レイトで、バイトパラレル形式で、ＭＰＥ時分割マルチプレク サ１３８に送信される。ＭＰＥ時分割マルチプレクサ１３８は、適切なデータパ スがＶＣ−３／ＶＣ−４信号、３４Ｍ ＰＤＨ信号、またはＥ１信号のために選 択されるように、ＭＰＥチャンネルを多重化する。３個のバイトインタリーブ化 パラレルＭＰＥデータ信号は、ビットインタリーブ化ＭＴＦ信号への変換のため 、そしてワイドバンドデジタルマトリックスユニット開始／終端ステージ３４へ の直列６８．６７２Ｍビット／秒ストリームとしての送信のために、ワイドバン ドステージインタフェイス７４に配信される。 ＶＣ−３引出し器１２４またはＶＣ−４マッパ１２８のいずれかからの３４Ｍ ＰＤＨ信号は、ゲートウェイデマックス（gateway demux）１４２へ送られる だろう。図１１はゲートウェイデマックス１４２のブロック図である。ゲートウ ェイデマックス１４２は、３４Ｍ ＰＤＨ信号をそれらの２Ｍ成分に変換する。 この２Ｍ成分は、上述した如くＭＴＦ信号内に処理するためにＭＰＥ信号内に整 列されてＭＰＥ時分割マルチプレクサ１３８に戻される。 ゲートウェイデマックス１４２は、ＰＤＨデマックス１４４とクオド（quad） Ｅ１信号マッパ１４６とを含む。ＰＤＨデマックス１４４は、ＶＣ−３引出し器 １２４またはＶＣ−３引出し器１２８から３４Ｍ ＰＤＨ信号を受信する。ＰＤ Ｈデマックス１４４は、受信した３４Ｍ ＰＤＨ信号を組立ててオーバヘットデ ータビットへのアクセスを提供する。非同期的脱多重化は各３４Ｍ ＰＤＨ信号 から４個の８Ｍ ＰＤＨ信号を引出すように実行される。各８Ｍ ＰＤＨ信号は 更に４個のＥ１信号に脱多重化され、結果として各３４Ｍ ＰＤＨ信号に対して １６個のＥ１信号になる。各Ｅ１信号はオーバヘッドキャップを取除くために脱 同期化される。クロックバッファ１４８と基準タイムベース１５０とは、ゲート ウェイデマックス１４２のＭＰＥ信号のために、ワイドバンドタイミング目盛を 提供する。 クオドＥ１信号１４６は、ＶＣ−１２コンテナー内に整列するために、ＰＤＨ デマックス１４４からＥ１信号を受信する。クオドＥ１信号マッパ１４６は、Ｅ １信号のために４個のＴＵ−１２ ＳＤＨ信号へ整列する。このＴＵ−１２ Ｓ ＤＨ信号は、ＭＰＥ時分割マルチプレクサ１３８へ送信するために、ＭＰＥデー タ信号に変換される。どこか外の個所で従属プロセッサ３２ｂを通過したと同様 に、ここでも完全な実行中監視を利用することができる。ＰＤＨタイミング発生 器１５１はゲートウェイデマックス１４２のためのコントロールタイミングを提 供する。 従属プロセッサ３２ｂはまた、ゲートウェイデマックス１４２および従属プロ セッサ３２ｂ内のすべてのユニットのために、ＶＣ−３引出し器１２４およびＶ Ｃ−４引出し器１２８への／からのシリヤルオーバヘッドを、制御し、データ変 換を行い、詰め込み／詰め込み解除を行い、多重化するための、付加プロセッサ インタフェイス１５２を含む。局所的ゲートウェイＭＰＵ１５４は、ユニットコ ントローラ３８と通信し、従属プロセッサ３２ｂ内のすべてのユニットについて の構成制御を行い、２Ｍ，８Ｍ，および３２Ｍレベルでの実行監視カウントを保 持する。ＲＳ−２３２デバグポートは従属プロセッサ３２ｂへの外部アクセスを 提供する。 ＭＴＦ信号を処理するために、ワイドバンドステージインタフェイス７４は、 ワイドバンドデジタルマトリックスユニット開始／終端ステージ３４から、３個 のＭＴＦ信号組を受信する。ＭＴＦ信号の夫々の組のために、１つの信号が選択 され終端される。組立てと位相整合とが実行された後、ＭＴＦ信号は、ビットイ ンタリーブドフォーマットからＭＰＥ信号のバイトインタリーブドフォーマット に変換される。選択されたＭＰＥ信号は、８．５８４ＭＨｚの実効レイトでのバ イトパラレル形式でＭＰＥ時分割マルチプレクサ１３８に送られ。ＭＰＥ時分割 マルチプレクサ１３８は、３個のＭＰＥ信号を、提供されたＶＣ−３／ＶＣ−４ 信号、３４Ｍ ＰＤＨ信号またはＥ１信号のために、脱多重化する。 ＳＴＳ−１Ｐ ＳＰＥペイロードを含むＭＰＥ信号のために、ＳＴＳ−１Ｐマ ッパ１４０は、出ＳＴＳ−１Ｐ信号を生成するように必要な処理機能を与える。 ３４Ｍ ＰＤＨ信号を含むＭＰＥ信号のために、ＭＰＥマッパ１３６は、ペイ ロードを引出し、オーバヘットデータビットを挿入し、出３４Ｍ ＰＤＨ信号の ために脱同期化を与える。３４Ｍ ＰＤＨ信号は２つの提供されたパスの１つを とる。ＶＣ−４マッピングのために、マルテックス１３２は、ＶＣ−４引出し器 １２８によってＶＣ−４コンテナ内に整列されて結果的にＶＣ−４ベースドＳＴ Ｍ−１信号となる所の１４０Ｍ ＰＤＨ信号内に、３４Ｍ ＰＤＨ信号を多重化 する。 ＶＣ−３を整列するために、ＶＣ−３引出し器１２４は、３個の３４Ｍ ＰＤ Ｈ信号から、ＶＣ−３ベースドＳＴＭ−１信号を提供する。適切なＳＴＭ−１信 号は、従属マトリックスインタフェイス１２０によって、３個のＳＴＳ−１Ｐ信 号に変換される。 ＶＣ−１２ペイロードを含むＭＰＥ信号のために、ゲートウェイデマックス１ ４２は、ＶＣ−１２ペイロードを引出し、整列解除を行い、クオドＥ１信号マッ パ１４６においてＥ１信号を引出す。Ｅ１信号は次いで、ＰＤＨデマックス１４ ４によって、３４Ｍ ＰＤＨ信号に、非同期的に多重化される。３４Ｍ ＰＤＨ 信号は、従属マトリックスインタフェイス１２０によるＳＴＳ−１Ｐ信号内への 究極の変換のために、ＶＣ−３引出し器１２４またはＶＣ−４引出し器１２８の いずれかを通って、導びかれる。 要約すると、従属信号処理サブシステムは、ワイドバンドサブシステムと、ナ ローバンドサブシステムあるいはブロードバンドサブシステムあるいはネットワ ーク信号との間のインタフェイスを提供する。従属信号処理サブシステムは、ワ イドバンドサブシステム内での交差接続のために、ＳＴＳ−１Ｐ信号をマトリッ クス伝送フォーマットに変換する所の、かつブロードバンドサブシステムまたは ナローバンドサブシステムまたはネットワークへの送信バックアップのためにマ トリックス伝送フォーマット信号をＳＴＳ−１Ｐ信号に変換する所の、従属プロ セッサを含んでいる。この方法で、信号交差接続を、包含される信号の形の如何 に拘らずに、行うことができる。 ここに、上述の利点を満足する同期的伝送信号を終端し生成するために、プロ セッサデバイスが、本発明に従って、提供されたことが明らかである。本発明は 、詳細に記述されているが、種々の変更、置換、代替を行い得ることが理解され るべきである。例えば、集積マルチレイト交差接続システム構造内の動作におい て示されているにも拘らず、従属プロセッサが、多数の信号や接続を用いること になるけれども、他のスイッチング構造の形で用いられることができるだろう。 他の例は、この種の技術における専門家によって容易に思いつくものであり、後 述する特許請求の範囲によって定義されている本発明の精神と範囲とを逸脱する ことなしになされ得るだろう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンスン，ゲイリ、ディー アメリカ合衆国テクサス州75023、プレイ ノゥ、ウイクリフ・トレイル 6716番 (72)発明者 リード，イー、ローランス アメリカ合衆国テクサス州75074、プレイ ノゥ、イースト・プレイノゥ・パークウエ イ・＃230エイ 1825番 (72)発明者 リン，シャーレン、シー アメリカ合衆国テクサス州75024、プレイ ノゥ、サウスゲイト・ドライヴ 4504番 (72)発明者 ハンラン，マイクル、エイチ アメリカ合衆国テクサス州75074、プレイ ノゥ、アームストローング 1601番 (72)発明者 ドゥシエーヌ，スティーヴン、エイ アメリカ合衆国テクサス州75043、ガーラ ンド、ブラフヴュー 3326番 【要約の続き】 る。パス終端器は、ＳＴＳ−１Ｐ ＳＰＥ内への変換の ために、ＤＳ３またはＭＰＥ信号を受信する。ＳＰＥエ ンコーダ／デコーダは、適切なインタフェイスサブシス テムまたはネットワークへの伝送のために、ＳＴＳ−１ ＰＳＰＥからＳＴＳ−１Ｐ信号を生成する。

Claims (1)

1. 【特許請求の範囲】 （１）同期的伝送信号を受信し、かつ当該同期的伝送信号の同期的ペイロードエ ンベロープを引出す、ように動作する同期的ペイロードエンベロープエンコーダ ／デコーダと、 前記同期的ペイロードエンベロープを受信し、かつ当該同期的ペイロードエン ベロープ内の詰め込まれた信号をマトリックスペイロードエンベロープフォーマ ットに整列する、ように動作するパス終端器と、 前記マトリックスペイロードエンベロープフォーマットを受信し、かつマトリ ックス伝送フォーマットを発生する、ように動作するものであって、前記マトリ ックス伝送フォーマットが適切な宛て先へ交差接続するための埋め込まれた信号 を運ぶようになっている、ワイドバンドステージインタフェイスと、 からなる、同期的伝送信号を終端しかつ生成するためのプロセッサデバイス。 （２）前記同期的ペイロードエンベロープからＤＳ−１ネットワーク信号を孤立 させるように動作する引出し器と、 前記マトリックスペイロードエンベロープフォーマット内に前記ＤＳ−１ネッ トワーク信号を置くように動作するマッパと、 を更にもつ特許請求の範囲第(1)項記載のプロセッサデバイス。 （３）前記ＤＳ−３ネットワーク信号からＤＳ−１ネットワーク信号を孤立化す るよう動作する引出し器と、 前記マトリックスペイロードエンベロープフォーマット内に前記ＤＳ−１ネッ トワーク信号を置くように動作するマッパと、 を更にもち、 前記パス終端器が、前記同期的ペイロードエンベロープからＤＳ３ネットワー ク信号を発生する、 特許請求の範囲第(1)項記載のプロセッサデバイス。 （４）前記ＤＳ１ネットワーク信号の障害孤立を実行するように動作する実行監 視装置を更にもつ、特許請求の範囲第(2)項記載のプロセッサデバイス。 （５）前記同期的ペイロードエンベロープを同期的伝送信号の周波数に組立てる ように動作する電圧制御発振器を更にもつ、特許請求の範囲第(1)項記載のプロ セッサデバイス。 （６）前記マトリックスペイロードエンベロープフォーマットをワイドバンドタ イムベースに組立てるように動作する電圧制御発振器を更にもつ、特許請求の範 囲第(1)項記載のプロセッサデバイス。 （７）前記同期的ペイロードエンベロープエンコーダ／デコーダと、前記パス終 端器と、前記ワイドバンドステージインタフェイスとの動作を制御しかつ指示す るように動作するマイクロプロセッサユニットを更にもつ、特許請求の範囲第(1 )項記載のプロセッサデバイス。 （８）前記ワイドバンドステージインタフェイスが前記マトリックス伝送フォー マットを受信するように動作し、かつスイッチングマトリックスからのクロック 信号に対応して前記ワイドバンドステージインタフェイスが前記マトリックス伝 送フォーマットを前記マトリックスペイロードエンベロープに変換するように動 作する、 ようにした特許請求の範囲第(1)項記載のプロセッサデバイス。 （９）前記パス終端器が前記ワイドバンドステージインタフェイスから前記マト リックスペイロードエンベロープを受信するように動作するものであって、当該 パス終端器が同期的ペイロードエンベロープ内に前記マトリックスペイロードエ ンベロープを変換するように動作するものであり かつ前記パス終端器が対応するクロック信号を発生する、 ようにした特許請求の範囲第(8)項記載のプロセッサデバイス。 （10）前記同期的ペイロードエンベロープエンコーダ／デコーダが前記パス終端 器から前記同期的ペイロードエンベロープと対応するクロック信号とを受信する ように動作するものであって、当該同期的ペイロードエンベロープエンコーダ／ デコーダが前記同期的ペイロードエンベロープを前記同期的伝送信号に変換する ように働らくものであり、 かつ同期的ペイロードエンベロープエンコーダ／デコーダが電気通信ネットワ ークへの送信のために対応するクロック信号を発生する、 ようにした特許請求の範囲第(9)項記載のプロセッサデバイス。 （11）前記ワイドバンドステージインタフェイスから前記マトリックスペイロー ドエンベロープを受信するように動作するマッパであって、当該マッパが前記マ トリックスペイロードエンベロープからＤＳ−１ネットワーク信号を脱同期状態 にするよう動作するもの、 を更にもつ特許請求の範囲第(7)項記載のプロセッサデバイス。 （12）前記マッパから前記脱同期状態ＤＳ−１ネットワーク信号を受信するよう に動作する引出し器であって、当該引出し器が前記マトリックスペイロードエン ベロープ内に前記脱同期状態ＤＳ−１ネットワーク信号を置くように動作するも の を更にもつ特許請求の範囲第(11)項記載のプロセッサデバイス。 （13）前記マッパから前記脱同期状態ＤＳ−１ネットワーク信号を受信するよう に動作する引出し器であって、当該引出し器が前記脱同期状態ＤＳ−１信号を対 応するＤＳ−３ネットワーク信号に変換するように動作するもの を更にもつ特許請求の範囲第(11)項記載のプロセッサデバイス。 （14）同期的伝送信号を受信しかつ伝送するように動作する従属マトリックスイ ンタフェイスであって、当該従属マトリックスインタフェイスが同期的伝送信号 から同期的ベイロードエンベロープを引出すように動作するものであり、当該従 属マトリックスインタフェイスが前記同期的ペイロードエンベロープを同期的伝 送モード信号内に前記同期的ペイロードエンベロープを整列するように動作する ものと、 前記同期的伝送モード信号からプレシオクロナス（plesiochronous）デジタル 階層信号を引出すように動作する引出し器と、 マトリックスペイロードエンベロープ信号フォーマットをもつ複数のチャネル 内に、前記プレシオクロナス（plesiochronous）デジタル階層信号を置くように 動作するマトリックスペイロードエンベロープマッパと、 バイトインタリーブドパラレル形式に前記複数のチャネルを多重化するように 動作するマトリックスペイロードエンベロープ時分割多重化装置と、 プロセッサからのシリヤル伝送のために、ビットインタリーブドマトリックス 伝送信号に前記多重化バイトインタリーブパラレル形式を変換するように動作す るワイドバンドステージインタフェイスと、 からなる、同期的伝送信号を終端し、かつ生成するためのプロセッサデバイス。 （15）前記マトリックスペイロードエンベロープマッパによる処理に先立って。 前記プレシオクロナス（plesiochronous）デジタル階層信号の低レート成分を処 理するように動作するゲートウェイ脱多重化装置から更になる特許請求の範囲第 (14)項記載のプロセッサ。 （16）前記引出し器が前記プレシオクロナス（plesiochronous）デジタル階層信 号の３４メガビット成分を処理する ようにした特許請求の範囲第(14)項記載のプロセッサ。 （17）前記引き出し器が前記プレシオクロナス（plesiochronous）デジタル階層 信号の１４０メガビット成分を処理する ようにした特許請求の範囲第(14)項記載のプロセッサ。 （18）前記１４０メガビット成分を３４メガビット成分に脱多重化しかつ脱同期 化するよう動作するマルデックス を更にもつ特許請求の範囲第(14)項記載のプロセッサ。 （19）前記マトリックスペイロードエンベロープ時分割多重化装置によって処理 されるために、同期的伝送信号を前記マトリックスペイロードエンベロープフォ ーマットに直接的に変換するように動作する同期的伝送信号マッパ を更にもつ特許請求の範囲第(14)項記載のプロセッサ。