[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH11330678A - Method of solder bonding, circuit board, and electronic device using the circuit board - Google Patents

Method of solder bonding, circuit board, and electronic device using the circuit board

Info

Publication number
JPH11330678A
JPH11330678A JP10127244A JP12724498A JPH11330678A JP H11330678 A JPH11330678 A JP H11330678A JP 10127244 A JP10127244 A JP 10127244A JP 12724498 A JP12724498 A JP 12724498A JP H11330678 A JPH11330678 A JP H11330678A
Authority
JP
Japan
Prior art keywords
solder
electrode
circuit board
film
solder material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10127244A
Other languages
Japanese (ja)
Other versions
JP3672733B2 (en
Inventor
Kozo Shimizu
浩三 清水
Toshiya Akamatsu
俊也 赤松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP12724498A priority Critical patent/JP3672733B2/en
Publication of JPH11330678A publication Critical patent/JPH11330678A/en
Application granted granted Critical
Publication of JP3672733B2 publication Critical patent/JP3672733B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Combinations Of Printed Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method of solder bonding for preventing soft errors due to α-rays by preventing the decrease in an insulating resistance, a circuit board, and an electronic device using the board. SOLUTION: This method for solder bonding comprises a step of solder bonding a first electrode 28, having an auxiliary solder layer 30 made of an Sn containing a Bi or an Sn containing an Sb formed on an upper surface to a second electrode 16 which has a solder bump 18 made of an Sn containing an Ag on an upper surface. As a result, even in the case of conducting a solder bonding using a solder material containing the Sn as a main component, halogen ions such as a Cl ion or the like which are contained in a residue of a flux can be captured by the Bi or Sb contained in the solder layer, and hence a growth of a dendritic crystal can be prevented, and decrease in an insulation resistance can be prevented.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半田接合方法に係
り、特に絶縁耐圧の低下を防止し、またα線によるソフ
トエラーを防止することができる半田接合方法に関す
る。また、本発明は、回路基板及びその回路基板を用い
た電子装置に係り、特に絶縁抵抗の低下を防止し、また
α線によるソフトエラーを防止することができる回路基
板及びそれを用いた電子装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solder bonding method, and more particularly to a solder bonding method capable of preventing a decrease in dielectric strength and preventing a soft error due to α rays. The present invention also relates to a circuit board and an electronic device using the circuit board, and more particularly to a circuit board capable of preventing a decrease in insulation resistance and preventing a soft error due to α rays, and an electronic device using the same. About.

【0002】[0002]

【従来の技術】近年、半導体装置の高速動作の観点か
ら、配線長を短縮する技術が求められている。そこで注
目されているのが、フリップチップ接合(Flip Chip Bo
nding)技術、即ち、半導体チップ上に形成された半田
バンプを、電極が形成された回路基板上に載置し、熱を
加えることにより半田バンプを溶解して接続する技術で
ある。
2. Description of the Related Art In recent years, from the viewpoint of high-speed operation of a semiconductor device, a technique for reducing a wiring length has been required. Attention has been paid to flip chip bonding.
(nding) technology, that is, a technology in which solder bumps formed on a semiconductor chip are mounted on a circuit board on which electrodes are formed, and the solder bumps are melted and connected by applying heat.

【0003】従来のフリップチップ接合について、図3
を用いて説明する。まず、所定の素子が形成された半導
体基板110上に、Ti膜112及びNi膜114より
成る電極116を形成し、電極116上に半田バンプ1
18を形成する。一方、ガラスエポキシ基板120上
に、Cr膜122、Cu膜124、Ni膜126、及び
Au膜127よりなる電極128を形成する。
FIG. 3 shows a conventional flip chip bonding.
This will be described with reference to FIG. First, an electrode 116 composed of a Ti film 112 and a Ni film 114 is formed on a semiconductor substrate 110 on which a predetermined element is formed, and the solder bump 1 is formed on the electrode 116.
18 are formed. On the other hand, an electrode 128 composed of a Cr film 122, a Cu film 124, a Ni film 126, and an Au film 127 is formed on a glass epoxy substrate 120.

【0004】この後、半導体基板110側の半田バンプ
118をガラスエポキシ基板120側の電極128と位
置合わせし、加熱することにより接合する。このよう
に、フリップチップ接合を用いれば、リード線を用いて
接続する必要がないため、配線長を短縮することができ
る。従来、フリップチップ接合には、Pb−Sn系の半
田材料が広く用いられてきた。しかし、Pb−Sn系の
半田材料に含まれるPb(鉛)は同位体が存在し、それ
ら同位体はU(ウラン)やTh(トリウム)の崩壊系列
中の中間生成物又は最終生成物である。U(ウラン)や
Th(トリウム)は、He原子を放出するα崩壊を伴う
ため、半田材料からα線が生じることとなる。そして、
このα線が半導体素子の動作に影響を与え、いわゆるソ
フトエラーが生じてしまうことがあった。
[0004] Thereafter, the solder bumps 118 on the semiconductor substrate 110 are aligned with the electrodes 128 on the glass epoxy substrate 120 and bonded by heating. In this way, if flip-chip bonding is used, there is no need to connect using lead wires, so that the wiring length can be reduced. Conventionally, Pb-Sn based solder materials have been widely used for flip chip bonding. However, Pb (lead) contained in the Pb-Sn solder material has isotopes, and these isotopes are intermediate products or final products in the decay series of U (uranium) or Th (thorium). . Since U (uranium) and Th (thorium) are accompanied by α decay that emits He atoms, α rays are generated from the solder material. And
The α-rays may affect the operation of the semiconductor device, causing a so-called soft error.

【0005】また、Pbが土壌に流出した場合、酸性雨
によりPbが溶解され、環境に悪影響を及ぼす場合があ
り、環境問題の面からもPbを主成分としない半田材料
を用いることが求められていた。そこで、Pb−Sn系
の半田材料に代わる半田材料として、例えばSn(ス
ズ)にAg(銀)を添加した半田材料が用いられ始めて
いる。
[0005] Further, when Pb flows into the soil, Pb is dissolved by acid rain, which may adversely affect the environment. From the viewpoint of environmental problems, it is required to use a solder material not containing Pb as a main component. I was Therefore, as a solder material replacing the Pb-Sn-based solder material, for example, a solder material obtained by adding Ag (silver) to Sn (tin) has begun to be used.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、フリッ
プチップ接合は半田を用いた接合であるので、フラック
スが用いられる。半田接合で用いられたフラックスはそ
の後の洗浄処理によって除去されるが、フリップチップ
接合が行われた場合には構造上フラックスを洗浄しにく
いため、フラックスが完全に除去しきれないことがあ
る。
However, since flip-chip bonding is bonding using solder, flux is used. The flux used in the solder bonding is removed by a subsequent cleaning process. However, when the flip-chip bonding is performed, the flux is difficult to clean due to its structure, so that the flux may not be completely removed.

【0007】フラックスにはClイオン等が含まれてい
るため、フラックスの残渣からClイオン等が移動し、
いわゆるイオンマイグレーションが生じてしまう。イオ
ンマイグレーションが生じると、Clイオン等のハロゲ
ンイオンが半田材料のSnやAgと再結晶し、これによ
り樹枝状の結晶、即ちデンドライト(dendrite)結晶が
生じてしまう。
Since the flux contains Cl ions and the like, Cl ions and the like move from the flux residue,
So-called ion migration occurs. When ion migration occurs, halogen ions such as Cl ions recrystallize with Sn or Ag of the solder material, thereby generating dendritic crystals, that is, dendrite crystals.

【0008】従来のPb−5%Sn等のPbを主成分と
する半田材料ではSnの含有率が少ないためデンドライ
ト結晶は成長しにくかったが、Snを主成分とするSn
−Ag系の半田材料を用いた場合にはデンドライト結晶
が大きく成長してしまう。そして、デンドライト結晶が
大きく成長して隣接する電極近傍まで達すると、絶縁抵
抗の低下を招いてしまう。特に配線間隔が狭い微細化さ
れた半導体装置等をフリップチップ接合した場合には、
デンドライト結晶の成長による絶縁抵抗の低下は顕著で
あった。
[0008] In a conventional solder material containing Pb as a main component such as Pb-5% Sn, the content of Sn is small, so that dendrite crystals are difficult to grow.
-When an Ag-based solder material is used, dendrite crystals grow large. When the dendrite crystal grows large and reaches the vicinity of the adjacent electrode, the insulation resistance is reduced. In particular, when flip-chip bonding of a miniaturized semiconductor device or the like with a narrow wiring interval,
The decrease in insulation resistance due to the growth of dendrite crystals was remarkable.

【0009】本発明の目的は、絶縁抵抗の低下を防止
し、またα線によるソフトエラーを防止することができ
る半田接合方法及び回路基板並びにその回路基板を用い
た電子装置を提供することにある。
An object of the present invention is to provide a solder bonding method and a circuit board which can prevent a decrease in insulation resistance and a soft error due to α rays, and an electronic device using the circuit board. .

【0010】[0010]

【課題を解決するための手段】上記目的は、Biを含む
Sn又はSbを含むSnより成る予備半田層が上面に形
成された第1の電極と、Agを含むSnより成る半田バ
ンプが上面に形成された第2の電極とを半田接合するこ
とを特徴とする半田接合方法により達成される。これに
より、Snを主成分とする半田材料を用いた半田接合を
行う場合であっても、フラックスの残渣に含まれるCl
イオン等のハロゲンイオンを予備半田層に含まれたBi
又はSbにより捕捉することができるので、デンドライ
ト結晶の成長を防止することができ、これにより絶縁抵
抗の低下を防止することができる。また、Agを含むS
nより成る半田材料、すなわち放出されるα線量が少な
い半田材料を用いて半田接合を行うので、半田材料から
放出されるα線量を少なくすることができ、これにより
α線による半導体装置のソフトエラーを防止することが
できる。
The object of the present invention is to provide a first electrode in which a preliminary solder layer made of Sn containing Bi or Sn containing Sb is formed on the upper surface, and a solder bump made of Sn containing Ag containing on the upper surface. This is achieved by a soldering method characterized by soldering the formed second electrode. Thereby, even when soldering using a solder material containing Sn as a main component is performed, Cl contained in the flux residue is removed.
Bi containing halogen ions such as ions in the preliminary solder layer
Alternatively, since it can be trapped by Sb, the growth of dendrite crystals can be prevented, and the decrease in insulation resistance can be prevented. In addition, S containing Ag
Since the soldering is performed using a solder material composed of n, that is, a solder material that emits a small amount of α-ray, the amount of α-ray emitted from the solder material can be reduced, thereby reducing the soft error of the semiconductor device due to α-rays. Can be prevented.

【0011】また、上記の半田接合方法において、前記
半田バンプのPbの含有率は1ppm以下であることが
望ましい。これにより、Pbの含有率が少ない半田材
料、すなわち放出されるα線量が少ない半田材料を用い
て半田接合を行うので、半田材料から放出されるα線量
を少なくすることができ、これによりα線による半導体
装置のソフトエラーを防止することができる。
In the above-mentioned solder bonding method, it is preferable that the Pb content of the solder bump is 1 ppm or less. Accordingly, since the soldering is performed using a solder material having a low Pb content, that is, a solder material that emits a small amount of α-ray, the amount of α-ray emitted from the solder material can be reduced. Can prevent a soft error of the semiconductor device.

【0012】また、上記の半田接合方法において、前記
半田バンプのα線量は0.01cph/cm2以下であ
ることが望ましい。これにより、α線量が少ない半田材
料を用いて半田接合を行うので、半田材料から放出され
るα線量を少なくすることができ、これによりα線によ
る半導体装置のソフトエラーを防止することができる。
In the above-mentioned solder bonding method, it is preferable that the α dose of the solder bump is not more than 0.01 cph / cm 2 . Thus, since the soldering is performed using a solder material having a small α dose, the α dose emitted from the solder material can be reduced, thereby preventing a soft error of the semiconductor device due to α rays.

【0013】また、上記目的は、第1の電極と、前記第
1の電極上に形成された、Biを含むSn又はSbを含
むSnより成る予備半田層とを有することを特徴とする
回路基板により達成される。これにより、Snを主成分
とする半田材料を用いた半田接合を行う場合であって
も、フラックスの残渣に含まれるClイオン等のハロゲ
ンイオンを予備半田層に含まれたBi又はSbにより捕
捉することができるので、デンドライト結晶の成長を防
止することができ、これにより絶縁抵抗の低下を防止す
ることができる。
Further, the above object is to provide a circuit board having a first electrode and a preliminary solder layer formed on the first electrode and made of Sn containing Bi or Sn containing Sb. Is achieved by As a result, even when soldering using a solder material containing Sn as a main component is performed, halogen ions such as Cl ions contained in the residue of the flux are captured by Bi or Sb contained in the preliminary solder layer. As a result, the growth of dendrite crystals can be prevented, and the insulation resistance can be prevented from lowering.

【0014】また、上記目的は、上記の回路基板と、半
導体基板と、前記半導体基板上に形成された第2の電極
と、前記第2の電極上に形成された、Agを含むSnよ
り成る半田バンプとを有する半導体装置とを有し、前記
第1の電極と前記第2の電極とが半田接合されているこ
とを特徴とする電子装置により達成される。これによ
り、Snを主成分とする半田材料を用いた半田接合を行
う場合であっても、フラックスの残渣に含まれるClイ
オン等のハロゲンイオンを予備半田層に含まれたBi又
はSbにより捕捉することができるので、デンドライト
結晶の成長を防止することができ、これにより絶縁抵抗
の低下を防止することができる。また、Agを含むSn
より成る半田材料、すなわち放出されるα線量が少ない
半田材料を用いて半田接合を行うので、半田材料から放
出されるα線量を少なくすることができ、これによりα
線による半導体装置のソフトエラーを防止することがで
きる。
[0014] The above object is also made of the above circuit board, a semiconductor substrate, a second electrode formed on the semiconductor substrate, and Sn containing Ag formed on the second electrode. The present invention is achieved by an electronic device having a semiconductor device having a solder bump, wherein the first electrode and the second electrode are joined by soldering. As a result, even when soldering using a solder material containing Sn as a main component, halogen ions such as Cl ions contained in the flux residue are captured by Bi or Sb contained in the preliminary solder layer. As a result, the growth of dendrite crystals can be prevented, and the insulation resistance can be prevented from lowering. In addition, Sn containing Ag
Since the solder joining is performed using a solder material composed of, that is, a solder material that emits a small amount of α, the α dose emitted from the solder material can be reduced, thereby
The soft error of the semiconductor device due to the line can be prevented.

【0015】[0015]

【発明の実施の形態】本発明の一実施形態による半田接
合方法を図1を用いて説明する。図1は、本実施形態に
よる半田接合方法を示す断面図である。まず、所定の半
導体素子が形成された半導体基板10を用意する。次
に、半導体基板10上に、スパッタ法により膜厚100
nmのTi膜12を形成する。この後、Ti膜12を電
極の形状にパターニングする。電極の形状は例えば直径
70乃至100μmとし、電極14と隣接する電極(図
示せず)との間のピッチは例えば150乃至210μm
とする。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A solder joining method according to one embodiment of the present invention will be described with reference to FIG. FIG. 1 is a sectional view showing the solder joining method according to the present embodiment. First, a semiconductor substrate 10 on which a predetermined semiconductor element is formed is prepared. Next, a film thickness of 100 is formed on the semiconductor substrate 10 by sputtering.
A Ti film 12 of nm is formed. Thereafter, the Ti film 12 is patterned into an electrode shape. The shape of the electrode is, for example, 70 to 100 μm in diameter, and the pitch between the electrode 14 and an adjacent electrode (not shown) is, for example, 150 to 210 μm.
And

【0016】次に、無電解メッキ法又は電解メッキ法に
より、Ti膜12上に、膜厚4μmのNi膜14を形成
する。こうしてTi膜12及びNi膜14より成る電極
16が形成されることとなる。なお、Ni膜14は、後
工程で電極16上に形成する半田バンプ18が電極16
内に拡散するのを防止するためのバリアメタルとして機
能するものである。
Next, a 4 μm-thick Ni film 14 is formed on the Ti film 12 by an electroless plating method or an electrolytic plating method. Thus, an electrode 16 composed of the Ti film 12 and the Ni film 14 is formed. The Ni film 14 is formed by solder bumps 18 formed on the electrodes 16 in a later step.
It functions as a barrier metal for preventing diffusion into the inside.

【0017】次に、電極16上に、Sn−Ag系の半田
材料より成る半田バンプ18を形成する。半田バンプ1
8の形成方法としては、例えばDP(Dimple Plate)法
を用いることができる。なお、Sn−Ag系の半田材料
中のPbの濃度は1ppm以下であることが望ましい。
また、Sn−Ag系の半田材料から放出されるα線量
は、0.01cph/cm2以下であることが望まし
い。
Next, a solder bump 18 made of a Sn-Ag type solder material is formed on the electrode 16. Solder bump 1
As a forming method of 8, for example, a DP (Dimple Plate) method can be used. The Pb concentration in the Sn-Ag based solder material is desirably 1 ppm or less.
Further, it is desirable that the amount of α emitted from the Sn—Ag based solder material is 0.01 cph / cm 2 or less.

【0018】こうして、半導体基板10の電極16上に
半田バンプ18が形成された半導体装置19が形成され
ることとなる。一方、ガラスエポキシ基板20上に、C
r膜22、Cu膜24、及びNi膜26を順に形成す
る。この後、Cr膜22、Cu膜24、及びNi膜26
をパターニングすることにより、Cr膜22、Cu膜2
4、及びNi膜26より成る電極28を形成する。
Thus, a semiconductor device 19 having the solder bumps 18 formed on the electrodes 16 of the semiconductor substrate 10 is formed. On the other hand, C on the glass epoxy substrate 20
An r film 22, a Cu film 24, and a Ni film 26 are sequentially formed. Thereafter, the Cr film 22, the Cu film 24, and the Ni film 26
Is patterned to form a Cr film 22, a Cu film 2
4 and an electrode 28 made of a Ni film 26 is formed.

【0019】次に、電極28上に、膜厚50乃至100
μmの予備半田層30を形成する。予備半田層30は、
例えば、25μm以下の粉末に分級したSn−Bi系の
半田材料にフラックスを混合して半田ペーストを作製
し、この半田ペーストを用いたスクリーン印刷により形
成することができる。半田材料としては、例えばSn−
57%Biを用いることができる。
Next, a film having a thickness of 50 to 100
A μm preliminary solder layer 30 is formed. The preliminary solder layer 30
For example, a solder paste can be prepared by mixing a flux with a Sn-Bi-based solder material classified into powder having a particle size of 25 μm or less, and can be formed by screen printing using the solder paste. As a solder material, for example, Sn-
57% Bi can be used.

【0020】予備半田層30としてSn−Bi系の半田
材料を用いるのは、Sn−Bi系の半田材料を用いるこ
とにより下記のような効果が得られるためである。即
ち、ガラスエポキシ基板20側の電極28と半導体基板
10側の半田バンプ18とを接合すると、ガラスエポキ
シ基板20側の電極28上に形成されたSn−Bi系の
予備半田層30内のBiが、半導体基板10側の電極1
6上に形成されたSn−Ag系の半田バンプ18内に拡
散し、Sn−Ag−Bi系の半田合金を生ずる。Biは
フラックスの残渣等に含まれるClイオン等のハロゲン
イオンを捕捉する能力が高いため、半田バンプ18のS
nやAgにClイオン等が反応するのが防止され、これ
によりデンドライト結晶の発生が防止される。また、半
田バンプ18からSnイオンやAgイオンが溶出したと
しても、ClイオンがSnイオンやAgイオンと反応す
るのではなく、BiがSnイオンやAgイオンに反応す
る。BiがSnイオンやAgイオンと反応することによ
り生じる結晶はSnやAgの結晶よりも小さく、また、
その結晶は樹枝状には成長しないので、絶縁抵抗の低下
が防止される。
The reason why the Sn-Bi-based solder material is used for the preliminary solder layer 30 is that the following effects can be obtained by using the Sn-Bi-based solder material. That is, when the electrode 28 on the glass epoxy substrate 20 side and the solder bump 18 on the semiconductor substrate 10 side are joined, Bi in the Sn-Bi-based preliminary solder layer 30 formed on the electrode 28 on the glass epoxy substrate 20 side is removed. , Electrode 1 on semiconductor substrate 10 side
It diffuses into the Sn-Ag-based solder bumps 18 formed on 6 to generate a Sn-Ag-Bi-based solder alloy. Bi has a high ability to capture halogen ions such as Cl ions contained in the flux residue, etc.
Reaction of Cl ions or the like with n or Ag is prevented, thereby preventing generation of dendrite crystals. Even if Sn ions or Ag ions are eluted from the solder bumps 18, Bi reacts with Sn ions or Ag ions instead of Cl ions reacting with Sn ions or Ag ions. Crystals formed by the reaction of Bi with Sn ions and Ag ions are smaller than those of Sn and Ag.
Since the crystals do not grow in dendrites, a decrease in insulation resistance is prevented.

【0021】なお、予備半田層30の膜厚を50乃至1
00μmとするのは、下記の理由によるものである。即
ち、半導体装置30の膜厚が50乃至100μm程度で
あれば、予備半田層30内のBiが半田バンプ18内に
拡散し、ガラスエポキシ基板20側の電極28近傍でB
iの濃度が極端に高くなってしまうことはないが、予備
半田層30の膜厚が厚すぎると、予備半田層30の半田
材料が半田バンプ18内に拡散しきらない。半田バンプ
18の融点は例えば200℃と比較的高いのに対し、予
備半田層30として用いるSn−57%Biは融点が1
39℃と低いため、予備半田層30の材料が半田バンプ
18内に十分に拡散しきらなかった場合には、ガラスエ
ポキシ基板20側の電極28近傍において融点が低い領
域が生じてしまうこととなる。また、Biが多く含まれ
る半田は柔軟性が低いため、ガラスエポキシ基板20側
の電極28近傍の半田において柔軟性の低い領域が生じ
ることとなり、クラックの発生要因となってしまうこと
もある。そこで、本実施形態では、予備半田層30の半
田材料が半田バンプ18内に十分に拡散しうるよう、予
備半田層30の膜厚を50乃至100μmとした。
The preliminary solder layer 30 has a thickness of 50 to 1
The reason why the thickness is set to 00 μm is as follows. That is, if the film thickness of the semiconductor device 30 is about 50 to 100 μm, Bi in the preliminary solder layer 30 diffuses into the solder bump 18, and B in the vicinity of the electrode 28 on the glass epoxy substrate 20 side.
Although the concentration of i does not become extremely high, if the film thickness of the preliminary solder layer 30 is too thick, the solder material of the preliminary solder layer 30 will not completely diffuse into the solder bumps 18. The melting point of the solder bump 18 is relatively high, for example, 200 ° C., whereas Sn-57% Bi used as the preliminary solder layer 30 has a melting point of 1
Since the temperature is as low as 39 ° C., if the material of the preliminary solder layer 30 is not sufficiently diffused into the solder bumps 18, a region having a low melting point is generated in the vicinity of the electrode 28 on the glass epoxy substrate 20 side. . Further, since the solder containing a large amount of Bi has low flexibility, a region having low flexibility is generated in the solder near the electrode 28 on the glass epoxy substrate 20 side, which may cause cracks. Therefore, in this embodiment, the thickness of the preliminary solder layer 30 is set to 50 to 100 μm so that the solder material of the preliminary solder layer 30 can sufficiently diffuse into the solder bumps 18.

【0022】こうして、電極28上に予備半田層30が
形成された回路基板32が形成されることとなる。次
に、半導体装置19と回路基板32との位置合わせを行
い、酸素濃度が10ppm以下の窒素雰囲気中のリフロ
ー炉内でフリップチップ接合を行う。このようにして回
路基板32上に半導体装置19が実装され、電子装置が
製造されることとなる。
In this way, a circuit board 32 having the preliminary solder layer 30 formed on the electrode 28 is formed. Next, the semiconductor device 19 and the circuit board 32 are aligned, and flip-chip bonding is performed in a reflow furnace in a nitrogen atmosphere having an oxygen concentration of 10 ppm or less. Thus, the semiconductor device 19 is mounted on the circuit board 32, and the electronic device is manufactured.

【0023】(THB試験結果)上記のような半田接合
方法を用いて製造した電子装置について、THB(Ther
mal Humidity Bias)試験を1000時間行い、絶縁抵
抗を測定した。THB試験の条件は、温度121℃、湿
度85%RH、圧力1.7atm、印加電圧5Vとし
た。半田バンプ18の材料としてはSn−10%Ag、
Sn−5%Ag、Sn−3.5%Ag、又はSn−3%
Agを用い、予備半田層30として膜厚50μmのSn
−57%Bi、又は膜厚100μmのSn−57%Bi
を用い、それぞれの組み合わせについてTHB試験を行
った。その結果を表1に示す。
(Results of THB Test) With respect to an electronic device manufactured by using the above-described solder bonding method, THB (Ther
mal Humidity Bias) test was performed for 1000 hours, and the insulation resistance was measured. The conditions of the THB test were a temperature of 121 ° C., a humidity of 85% RH, a pressure of 1.7 atm, and an applied voltage of 5 V. The material of the solder bump 18 is Sn-10% Ag,
Sn-5% Ag, Sn-3.5% Ag, or Sn-3%
Ag is used as the preliminary solder layer 30 and has a thickness of 50 μm.
-57% Bi or 100-μm thick Sn-57% Bi
, And a THB test was performed for each combination. Table 1 shows the results.

【0024】[0024]

【表1】 [Table 1]

【0025】表1の実施例1乃至8に示すように、TH
B試験前の絶縁抵抗はいずれも10 10Ω以上、THB試
験後の絶縁抵抗はいずれも1010Ω以上であり、良好な
絶縁抵抗を得ることができた。一方、図3に示す従来の
半田接合方法を用いて製造した電子装置についても、2
つの比較例、即ち比較例1及び比較例2によりTHB試
験を行った。THB試験の条件は上記と同様とし、半田
バンプ118の材料としてはSn−3.5%Agを用い
た。
As shown in Examples 1 to 8 in Table 1, TH
Insulation resistance before B test was 10 TenΩ or more, THB test
The insulation resistance after the test was 10TenΩ or higher and good
Insulation resistance was obtained. On the other hand, as shown in FIG.
For electronic devices manufactured using the solder bonding method,
Two comparative examples, Comparative Example 1 and Comparative Example 2,
Test was carried out. The conditions of the THB test were the same as above,
As the material of the bump 118, Sn-3.5% Ag was used.
Was.

【0026】その結果、表1に示すように、比較例1に
ついては、THB試験前の絶縁抵抗は109〜1010Ω
であり、THB試験後の絶縁抵抗は108〜109Ωであ
った。また、比較例2についてはTHB試験前の絶縁抵
抗は107〜108Ω、THB試験後の絶縁抵抗は107
〜108Ωであった。即ち、従来の半田接合方法を用い
た場合には、比較例1及び比較例2のいずれもがTHB
試験後に1010Ω以上の良好な絶縁抵抗を得ることはで
きなかった。
As a result, as shown in Table 1, in Comparative Example 1, the insulation resistance before the THB test was 10 9 to 10 10 Ω.
And the insulation resistance after the THB test was 10 8 to 10 9 Ω. In Comparative Example 2, the insulation resistance before the THB test was 10 7 to 10 8 Ω, and the insulation resistance after the THB test was 10 7.
Was ~10 8 Ω. That is, when the conventional solder bonding method was used, both of Comparative Example 1 and Comparative Example 2
After the test, a good insulation resistance of 10 10 Ω or more could not be obtained.

【0027】このように、本実施形態によれば、Snを
主成分とする半田材料を用いたフリップチップ接合を行
う場合であっても、フラックスの残渣に含まれるClイ
オン等のハロゲンイオンを予備半田層に含まれたBiに
より捕捉することができるので、デンドライト結晶の成
長を防止することができ、これにより絶縁抵抗の低下を
防止することができる。
As described above, according to the present embodiment, even when flip-chip bonding using a solder material containing Sn as a main component is performed, halogen ions such as Cl ions contained in the residue of the flux are reserved. Since it can be trapped by Bi contained in the solder layer, it is possible to prevent the growth of dendrite crystals, thereby preventing the insulation resistance from lowering.

【0028】また、Pbの含有率の少ない半田材料、即
ち放出されるα線量が少ない半田材料を用いて接合する
ので、半田材料から放出されるα線量は少なくすること
ができ、これによりα線による半導体装置のソフトエラ
ーを防止することができる。 [他の実施形態]本発明の他の実施形態による半田接合
方法を図2を用いて説明する。図2は、本実施形態によ
る半田接合方法を示す断面図である。図1に示す一実施
形態による半田接合方法と同一の構成要素には、同一の
符号を付して説明を省略または簡潔にする。
Also, since bonding is performed using a solder material having a low content of Pb, that is, a solder material that emits a small amount of α-ray, the amount of α-ray emitted from the solder material can be reduced. Can prevent a soft error of the semiconductor device. [Other Embodiment] A solder bonding method according to another embodiment of the present invention will be described with reference to FIG. FIG. 2 is a sectional view showing the solder joining method according to the present embodiment. The same components as those of the solder joining method according to the embodiment shown in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted or simplified.

【0029】本実施形態による半田接合方法は、予備半
田層30aとしてSn−Sb系の半田材料を用いている
点の他は、第1実施形態による半田接合方法と同様であ
る。予備半田層30aの材料としては、例えばSn−5
%Sbを用いることができる。本実施形態による半田接
合方法で予備半田層30aとしてSn−Sb系の半田材
料を用いているのは、予備半田層30aに含まれるSb
が第1実施形態による予備半田層に含まれるBiと同様
の効果を奏するためである。
The solder joining method according to the present embodiment is the same as the solder joining method according to the first embodiment except that an Sn—Sb-based solder material is used as the preliminary solder layer 30a. As a material of the preliminary solder layer 30a, for example, Sn-5
% Sb can be used. In the solder bonding method according to the present embodiment, the Sn—Sb-based solder material is used as the preliminary solder layer 30 a because the Sb included in the preliminary solder layer 30 a is used.
This is because the same effect as Bi included in the preliminary solder layer according to the first embodiment can be obtained.

【0030】(THB試験結果)また、このようにして
接合した電子装置について、第1実施形態と同様にして
THB試験を行った。なお、予備半田層30aの材料と
しては、膜厚50μm又は膜厚100μmのSn−5%
Sbを用いた。その結果を表2に示す。
(Results of THB Test) Further, a THB test was performed on the electronic devices thus joined in the same manner as in the first embodiment. In addition, as a material of the preliminary solder layer 30a, Sn-5% having a thickness of 50 μm or 100 μm is used.
Sb was used. Table 2 shows the results.

【0031】[0031]

【表2】 [Table 2]

【0032】表2の実施例9乃至実施例16に示すよう
に、THB試験前及びTHB試験後の絶縁抵抗はいずれ
も1010Ω以上であり、良好な絶縁抵抗が得られた。こ
のように、本実施形態によれば、Snを主成分とする半
田材料を用いたフリップチップ接合を行う場合であって
も、フラックスの残渣に含まれるClイオン等のハロゲ
ンイオンを予備半田層に含まれたPbにより捕捉するこ
とができるので、デンドライト結晶の成長を防止するこ
とができ、これにより絶縁抵抗の低下を防止することが
できる。
As shown in Examples 9 to 16 in Table 2, the insulation resistance before and after the THB test was 10 10 Ω or more, and good insulation resistance was obtained. As described above, according to the present embodiment, even when performing flip-chip bonding using a solder material containing Sn as a main component, halogen ions such as Cl ions contained in the flux residue are added to the preliminary solder layer. Since it can be trapped by the contained Pb, the growth of the dendrite crystal can be prevented, and the decrease of the insulation resistance can be prevented.

【0033】また、Pbの含有率の少ない半田材料、即
ち放出されるα線量が少ない半田材料を用いて接合する
ので、半田材料から放出されるα線量は少なくすること
ができ、これによりα線による半導体装置のソフトエラ
ーを防止することができる。 [変形実施形態]本発明は上記実施形態に限らず種々の
変形が可能である。
Further, since bonding is performed using a solder material having a low Pb content, that is, a solder material that emits a small amount of α-ray, the amount of α-ray emitted from the solder material can be reduced. Can prevent a soft error of the semiconductor device. [Modified Embodiments] The present invention is not limited to the above embodiment, and various modifications are possible.

【0034】例えば、一実施形態では、半田材料として
Sn−57%Biを用いたが、Biの含有率は57%に
限定されるものではない。例えば、半田材料として、B
iの含有率が40〜60wt%のSn−Bi系の半田材
料を適宜用いてもよい。また、他の実施形態では、半田
材料としてSn−5%Sbを用いたが、Sbの含有率は
5%に限定されるものではない。例えば、半田材料とし
て、Sbの含有率が0.1〜10wt%のSn−Sb系
の半田材料を適宜用いてもよい。
For example, in one embodiment, Sn-57% Bi is used as the solder material, but the Bi content is not limited to 57%. For example, as a solder material, B
An Sn-Bi-based solder material having an i content of 40 to 60 wt% may be appropriately used. In another embodiment, Sn-5% Sb is used as a solder material, but the Sb content is not limited to 5%. For example, a Sn—Sb-based solder material having an Sb content of 0.1 to 10 wt% may be appropriately used as the solder material.

【0035】また、上記実施形態では、半導体装置を回
路基板上に搭載して電子装置を製造する場合を例に説明
したが、複数の半導体装置を1つの回路基板上に搭載す
ることにより構成されるマルチチップモジュール(MC
M、Multi Chip Module)を製造する場合などにも適用
することができる。また、上記実施形態では、回路基板
上に半導体装置を搭載することにより電子装置を製造す
る場合を例に説明したが、回路基板上に半導体チップを
搭載することにより半導体パッケージを製造する場合に
も適用することができる。
In the above embodiment, an example has been described in which an electronic device is manufactured by mounting a semiconductor device on a circuit board. However, the embodiment is configured by mounting a plurality of semiconductor devices on one circuit board. Multi-chip module (MC
M, Multi Chip Module). Further, in the above embodiment, the case where the electronic device is manufactured by mounting the semiconductor device on the circuit board has been described as an example, but the case where the semiconductor package is manufactured by mounting the semiconductor chip on the circuit board is also described. Can be applied.

【0036】[0036]

【発明の効果】以上の通り、本発明によれば、Snを主
成分とする半田材料を用いた半田接合を行う場合であっ
ても、フラックスの残渣に含まれるClイオン等のハロ
ゲンイオンを予備半田層に含まれたBi又はSbにより
捕捉することができるので、デンドライト結晶の成長を
防止することができ、これにより絶縁抵抗の低下を防止
することができる。
As described above, according to the present invention, even when soldering is performed using a solder material containing Sn as a main component, halogen ions such as Cl ions contained in the residue of the flux are reserved. Since it can be trapped by Bi or Sb contained in the solder layer, it is possible to prevent the growth of dendrite crystals, thereby preventing the insulation resistance from lowering.

【0037】また、本発明によれば、Agを含むSnよ
り成る半田材料、すなわち放出されるα線量が少ない半
田材料を用いて半田接合を行うので、半田材料から放出
されるα線量を少なくすることができ、これによりα線
による半導体装置のソフトエラーを防止することができ
る。
Further, according to the present invention, since the soldering is performed using a solder material made of Sn containing Ag, that is, a solder material that emits a small amount of α, the α dose emitted from the solder material is reduced. Accordingly, a soft error of the semiconductor device due to α rays can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態による半田接合方法を示す
断面図である。
FIG. 1 is a cross-sectional view illustrating a solder bonding method according to an embodiment of the present invention.

【図2】本発明の他の実施形態による半田接合方法を示
す断面図である。
FIG. 2 is a cross-sectional view illustrating a solder bonding method according to another embodiment of the present invention.

【図3】従来の半田接合方法を示す断面図である。FIG. 3 is a cross-sectional view showing a conventional solder bonding method.

【符号の説明】[Explanation of symbols]

10…半導体基板 12…Ti膜 14…Ni膜 16…電極 18…半田バンプ 19…半導体装置 20…ガラスエポキシ基板 22…Cr膜 24…Cu膜 26…Ni膜 28…電極 30…予備半田層 30a…予備半田層 32…回路基板 110…半導体基板 112…Ti膜 114…Ni膜 116…電極 118…半田バンプ 119…半導体装置 120…ガラスエポキシ基板 122…Cr膜 124…Cu膜 126…Ni膜 127…Au膜 128…電極 132…回路基板 DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate 12 ... Ti film 14 ... Ni film 16 ... Electrode 18 ... Solder bump 19 ... Semiconductor device 20 ... Glass epoxy substrate 22 ... Cr film 24 ... Cu film 26 ... Ni film 28 ... Electrode 30 ... Spare solder layer 30a ... Preliminary solder layer 32 Circuit board 110 Semiconductor substrate 112 Ti film 114 Ni film 116 Electrode 118 Solder bump 119 Semiconductor device 120 Glass epoxy substrate 122 Cr film 124 Cu film 126 Ni film 127 Au Membrane 128 ... Electrode 132 ... Circuit board

フロントページの続き (51)Int.Cl.6 識別記号 FI H05K 3/36 H01L 21/92 603A Continued on the front page (51) Int.Cl. 6 identification code FI H05K 3/36 H01L 21/92 603A

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 Biを含むSn又はSbを含むSnより
成る予備半田層が上面に形成された第1の電極と、Ag
を含むSnより成る半田バンプが上面に形成された第2
の電極とを半田接合することを特徴とする半田接合方
法。
A first electrode having a preliminary solder layer made of Sn containing Bi or Sn containing Sb formed on an upper surface thereof;
A solder bump made of Sn containing
Soldering method, wherein the electrodes are soldered.
【請求項2】 請求項1記載の半田接合方法において、 前記半田バンプのPbの含有率は1ppm以下であるこ
とを特徴とする半田接合方法。
2. The solder bonding method according to claim 1, wherein the Pb content of the solder bump is 1 ppm or less.
【請求項3】 請求項1又は2記載の半田接合方法にお
いて、 前記半田バンプのα線量は0.01cph/cm2以下
であることを特徴とする半田接合方法。
3. The solder joining method according to claim 1, wherein the α dose of the solder bump is 0.01 cph / cm 2 or less.
【請求項4】 第1の電極と、 前記第1の電極上に形成された、Biを含むSn又はS
bを含むSnより成る予備半田層とを有することを特徴
とする回路基板。
4. A first electrode, and Sn or S containing Bi formed on the first electrode.
a preliminary solder layer made of Sn containing b.
【請求項5】 請求項4記載の回路基板と、 半導体基板と、前記半導体基板上に形成された第2の電
極と、前記第2の電極上に形成された、Agを含むSn
より成る半田バンプとを有する半導体装置とを有し、 前記第1の電極と前記第2の電極とが半田接合されてい
ることを特徴とする電子装置。
5. The circuit board according to claim 4, a semiconductor substrate, a second electrode formed on the semiconductor substrate, and a Sn containing Ag formed on the second electrode.
An electronic device, comprising: a semiconductor device having a solder bump made of the first electrode and the second electrode.
JP12724498A 1998-05-11 1998-05-11 Solder bonding method and electronic device Expired - Fee Related JP3672733B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12724498A JP3672733B2 (en) 1998-05-11 1998-05-11 Solder bonding method and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12724498A JP3672733B2 (en) 1998-05-11 1998-05-11 Solder bonding method and electronic device

Publications (2)

Publication Number Publication Date
JPH11330678A true JPH11330678A (en) 1999-11-30
JP3672733B2 JP3672733B2 (en) 2005-07-20

Family

ID=14955276

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12724498A Expired - Fee Related JP3672733B2 (en) 1998-05-11 1998-05-11 Solder bonding method and electronic device

Country Status (1)

Country Link
JP (1) JP3672733B2 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790978B1 (en) 2006-01-24 2008-01-02 삼성전자주식회사 A joining method at low temperature, anda mounting method of semiconductor package using the joining method
US8338287B2 (en) 2010-03-24 2012-12-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2014045222A (en) * 2013-12-09 2014-03-13 Fujitsu Ltd Electronic apparatus
WO2014115798A1 (en) * 2013-01-28 2014-07-31 株式会社村田製作所 Solder bump formation method and solder bump
WO2014207897A1 (en) * 2013-06-28 2014-12-31 千住金属工業株式会社 Solder material and solder joint
US10711358B2 (en) 2014-02-20 2020-07-14 Jx Nippon Mining & Metals Corporation Method of producing low alpha-ray emitting bismuth, and low alpha-ray emitting bismuth

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790978B1 (en) 2006-01-24 2008-01-02 삼성전자주식회사 A joining method at low temperature, anda mounting method of semiconductor package using the joining method
US8338287B2 (en) 2010-03-24 2012-12-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
WO2014115798A1 (en) * 2013-01-28 2014-07-31 株式会社村田製作所 Solder bump formation method and solder bump
JPWO2014115798A1 (en) * 2013-01-28 2017-01-26 株式会社村田製作所 Method for forming solder bump and solder bump
US10090268B2 (en) 2013-01-28 2018-10-02 Murata Manufacturing Co., Ltd. Method of forming solder bump, and solder bump
WO2014207897A1 (en) * 2013-06-28 2014-12-31 千住金属工業株式会社 Solder material and solder joint
TWI623370B (en) * 2013-06-28 2018-05-11 千住金屬工業股份有限公司 Solder material and solder joint
JP2014045222A (en) * 2013-12-09 2014-03-13 Fujitsu Ltd Electronic apparatus
US10711358B2 (en) 2014-02-20 2020-07-14 Jx Nippon Mining & Metals Corporation Method of producing low alpha-ray emitting bismuth, and low alpha-ray emitting bismuth

Also Published As

Publication number Publication date
JP3672733B2 (en) 2005-07-20

Similar Documents

Publication Publication Date Title
JP4237325B2 (en) Semiconductor device and manufacturing method thereof
JP2994375B2 (en) Interconnect structure and process for module assembly and rework
JP3311215B2 (en) Semiconductor device
US6444562B1 (en) Nickel alloy films for reduced intermetallic formation in solder
JP2003303842A (en) Semiconductor device and manufacturing method therefor
JP4130508B2 (en) Solder bonding method and electronic device manufacturing method
JP4397530B2 (en) Low alpha emission solder bump
JP2002261104A (en) Semiconductor device and electronic equipment
TWI242866B (en) Process of forming lead-free bumps on electronic component
JP5169354B2 (en) Joining material and joining method using the same
JP3672733B2 (en) Solder bonding method and electronic device
JP4366838B2 (en) Method for manufacturing electronic circuit module
JP3682758B2 (en) Semiconductor device and manufacturing method thereof
JP4888096B2 (en) Semiconductor device, circuit wiring board, and manufacturing method of semiconductor device
JP2002076605A (en) Semiconductor module and circuit board for connecting semiconductor device
JP4175858B2 (en) Method for producing solder-coated balls
JP2000101014A (en) Semiconductor device
JP2000332403A (en) Mounting structure of electronic component and method of mounting the electronic component
JP2001358458A (en) Electronic equipment having lead-free solder connection
JP4071049B2 (en) Lead-free solder paste
JP3594442B2 (en) Semiconductor device
JP3596445B2 (en) Soldering method and mounting structure
JP2004114123A (en) Solder coating ball, its manufacturing method, and method for forming semiconductor connecting structure
JPH11307585A (en) Semiconductor device
JP2012061508A (en) Joining material

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040907

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041108

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050419

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050420

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080428

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090428

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090428

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100428

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110428

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110428

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120428

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130428

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140428

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees