JPH11330463A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH11330463A JPH11330463A JP13286598A JP13286598A JPH11330463A JP H11330463 A JPH11330463 A JP H11330463A JP 13286598 A JP13286598 A JP 13286598A JP 13286598 A JP13286598 A JP 13286598A JP H11330463 A JPH11330463 A JP H11330463A
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- semiconductor
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Abstract
(57)【要約】
【課題】 p型のゲート電極を有するMOSトランジス
タでは、ゲート電極を形成する半導体膜の均一な結晶化
が困難であり、また、ホウ素が下部のゲート酸化膜とシ
リコン基板との界面まで拡散して、しきい値が変動し、
トランジスタ特性を劣化させていた。 【解決手段】 絶縁ゲート型電界効果トランジスタ10
からなる半導体装置において、絶縁ゲート型電界効果ト
ランジスタ10のゲート電極12は不純物を含むシリコ
ンまたはシリコンゲルマニウムからなり、そのゲート電
極12中の不純物の濃度はこの絶縁ゲート型電界効果ト
ランジスタ10のゲート絶縁膜11側に向かうにしたが
って低くなるものであり、ゲルマニウム電極12を形成
する半導体膜を成膜した後、ELAにより結晶化アニー
リングを行い、その後ゲート電極12にパターニングし
て形成したものである。
タでは、ゲート電極を形成する半導体膜の均一な結晶化
が困難であり、また、ホウ素が下部のゲート酸化膜とシ
リコン基板との界面まで拡散して、しきい値が変動し、
トランジスタ特性を劣化させていた。 【解決手段】 絶縁ゲート型電界効果トランジスタ10
からなる半導体装置において、絶縁ゲート型電界効果ト
ランジスタ10のゲート電極12は不純物を含むシリコ
ンまたはシリコンゲルマニウムからなり、そのゲート電
極12中の不純物の濃度はこの絶縁ゲート型電界効果ト
ランジスタ10のゲート絶縁膜11側に向かうにしたが
って低くなるものであり、ゲルマニウム電極12を形成
する半導体膜を成膜した後、ELAにより結晶化アニー
リングを行い、その後ゲート電極12にパターニングし
て形成したものである。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはシリコンまたはシリコン
ゲルマニウムからなるゲート電極を有する絶縁ゲート型
電界効果トランジスタからなる半導体装置およびその製
造方法に関する。
その製造方法に関し、詳しくはシリコンまたはシリコン
ゲルマニウムからなるゲート電極を有する絶縁ゲート型
電界効果トランジスタからなる半導体装置およびその製
造方法に関する。
【0002】
【従来の技術】従来の絶縁ゲート型電界効果トランジス
タとして、例えばMOS(Metal-Oxide-Semiconductor
)トランジスタの構造を、図9の(1)の概略構成断
面図および(2)にゲート電極中の不純物の濃度プロフ
ァイルによって説明する。
タとして、例えばMOS(Metal-Oxide-Semiconductor
)トランジスタの構造を、図9の(1)の概略構成断
面図および(2)にゲート電極中の不純物の濃度プロフ
ァイルによって説明する。
【0003】図9の(1)に示すように、シリコン基板
からなる基板100上にはゲート絶縁膜111を介して
ゲート電極112が形成され、このゲート電極112の
両側におけるシリコン基板111にはソース・ドレイン
113,114が形成されている。そして図9に(2)
に示すように、このゲート電極112中の不純物(ホウ
素)の濃度プロファイルはほぼ均一化された濃度プロフ
ァイルを有している。この図9の(2)では、縦軸にホ
ウ素濃度を示し、横軸に位置を示す。
からなる基板100上にはゲート絶縁膜111を介して
ゲート電極112が形成され、このゲート電極112の
両側におけるシリコン基板111にはソース・ドレイン
113,114が形成されている。そして図9に(2)
に示すように、このゲート電極112中の不純物(ホウ
素)の濃度プロファイルはほぼ均一化された濃度プロフ
ァイルを有している。この図9の(2)では、縦軸にホ
ウ素濃度を示し、横軸に位置を示す。
【0004】次に絶縁ゲート型電界効果トランジスタの
従来の製造方法を以下に説明する。まず、図10の
(1)に示すように、アクティブ領域101と素子分離
領域102とを有するシリコン基板からなる基板100
のアクティブ領域101上にゲート絶縁膜111を形成
する。
従来の製造方法を以下に説明する。まず、図10の
(1)に示すように、アクティブ領域101と素子分離
領域102とを有するシリコン基板からなる基板100
のアクティブ領域101上にゲート絶縁膜111を形成
する。
【0005】次いで図10の(2)に示すように、ゲー
ト絶縁膜111上にシリコンまたはシリコンゲルマニウ
ムからなる半導体膜121を形成する。その際、半導体
膜121は素子分離領域102上にも形成される。その
半導体膜121に不純物をドーピングする。または上記
半導体膜121は不純物を含む状態で形成してもよい。
ト絶縁膜111上にシリコンまたはシリコンゲルマニウ
ムからなる半導体膜121を形成する。その際、半導体
膜121は素子分離領域102上にも形成される。その
半導体膜121に不純物をドーピングする。または上記
半導体膜121は不純物を含む状態で形成してもよい。
【0006】そして図10の(3)に示すように、半導
体膜121をパターニングしてゲート電極112を形成
した後、ゲート電極112を活性化するための結晶化ア
ニーリングをエキシマレーザ光を照射することにより行
う。その後図10の(4)に示すように、ゲート電極1
12の両側におけるアクティブ領域101にソース・ド
レイン113,114を形成してMOSトランジスタ1
10を形成するという製造方法であった。
体膜121をパターニングしてゲート電極112を形成
した後、ゲート電極112を活性化するための結晶化ア
ニーリングをエキシマレーザ光を照射することにより行
う。その後図10の(4)に示すように、ゲート電極1
12の両側におけるアクティブ領域101にソース・ド
レイン113,114を形成してMOSトランジスタ1
10を形成するという製造方法であった。
【0007】上記製造方法において、ゲート電極を低抵
抗で高性能なものにするには、例えば、900℃、30
分以上の熱アニールを行うことが必要である。そこでR
TA(Rapid Thermal Annealing )が一つの有望な技術
となっているが、秒以下の精度での照射が困難となって
いる。また、上記スパッタリングにより成膜されるシリ
コン膜もしくはシリコンゲルマニウム膜からなる半導体
膜を活性化アニーリングした場合、成膜雰囲気のアルゴ
ンなどの不活性元素が成膜した膜中に残留し、これが固
相での結晶化を妨げることになっている。
抗で高性能なものにするには、例えば、900℃、30
分以上の熱アニールを行うことが必要である。そこでR
TA(Rapid Thermal Annealing )が一つの有望な技術
となっているが、秒以下の精度での照射が困難となって
いる。また、上記スパッタリングにより成膜されるシリ
コン膜もしくはシリコンゲルマニウム膜からなる半導体
膜を活性化アニーリングした場合、成膜雰囲気のアルゴ
ンなどの不活性元素が成膜した膜中に残留し、これが固
相での結晶化を妨げることになっている。
【0008】そこで拡散の少ない活性化アニーリングが
必要となっている。そのようなアニーリングとしてエキ
シマレーザアニーリング(以下、ELAという、ELA
はExcimer Laser Annealing の略)がある。このELA
は、膜中に残留した不活性元素による固相での結晶化の
妨げを回避することが可能であり、また水素が混入され
ず低温成膜が可能であることも、Proceedings of the 2
7th ESSDERC(European Solid-State Device Res
earch Conference)(Germany),(1997) T.Stonicki et a
l.,p.216-219 に開示されている。
必要となっている。そのようなアニーリングとしてエキ
シマレーザアニーリング(以下、ELAという、ELA
はExcimer Laser Annealing の略)がある。このELA
は、膜中に残留した不活性元素による固相での結晶化の
妨げを回避することが可能であり、また水素が混入され
ず低温成膜が可能であることも、Proceedings of the 2
7th ESSDERC(European Solid-State Device Res
earch Conference)(Germany),(1997) T.Stonicki et a
l.,p.216-219 に開示されている。
【0009】上記ELAは、下地を加熱することがほと
んどないので、今後の活性化アニーリングの有力な技術
となっている。LCD(Liquid Crystal Device )の製
造技術ではTFT(Thin Film Toransistor )の結晶化
に使われ始めている。またソース・ドレインの活性化に
も既に使われ始めている。
んどないので、今後の活性化アニーリングの有力な技術
となっている。LCD(Liquid Crystal Device )の製
造技術ではTFT(Thin Film Toransistor )の結晶化
に使われ始めている。またソース・ドレインの活性化に
も既に使われ始めている。
【0010】
【発明が解決しようとする課題】近年の半導体装置の高
集積化にともない微細化が進んだMOSトランジスタに
おいては、ゲート酸化膜の薄膜化が進んでいる。特にp
型ゲート半導体膜からなるゲート電極を有するMOSト
ランジスタでは、ホウ素が下部のゲート酸化膜とシリコ
ン基板との界面まで拡散し、しきい値を変動させる問題
が生じている。このホウ素の突き抜けの問題は、注入深
さが深い二フッ化ホウ素をゲート電極中にイオン注入に
よりドーピングする場合には、ホウ素をイオン注入する
場合よりもさらに著しく現れている〔IEEE(Instit
ute of Electrical and Electronics Engineers )Tran
sactions on Electron Devices(USA),37 [11] (1990) J
anmye James Sung,Chin-Yuan Lu,p.2312-2321 参照〕。
集積化にともない微細化が進んだMOSトランジスタに
おいては、ゲート酸化膜の薄膜化が進んでいる。特にp
型ゲート半導体膜からなるゲート電極を有するMOSト
ランジスタでは、ホウ素が下部のゲート酸化膜とシリコ
ン基板との界面まで拡散し、しきい値を変動させる問題
が生じている。このホウ素の突き抜けの問題は、注入深
さが深い二フッ化ホウ素をゲート電極中にイオン注入に
よりドーピングする場合には、ホウ素をイオン注入する
場合よりもさらに著しく現れている〔IEEE(Instit
ute of Electrical and Electronics Engineers )Tran
sactions on Electron Devices(USA),37 [11] (1990) J
anmye James Sung,Chin-Yuan Lu,p.2312-2321 参照〕。
【0011】前記図10によって説明した従来の半導体
装置でも、ゲート電極をパターニングした後に行われる
熱工程時に、特に不純物としてホウ素をドーピングした
p型のゲート電極では、そのゲート絶縁膜付近のホウ素
の濃度が高いために、そのホウ素がゲート絶縁膜を突き
抜けるという現象が生じている。その結果、チャネル領
域の不純物濃度が変化してしきい値電圧が適正な値とな
らなくなり、トランジスタ特性を劣化させていた。
装置でも、ゲート電極をパターニングした後に行われる
熱工程時に、特に不純物としてホウ素をドーピングした
p型のゲート電極では、そのゲート絶縁膜付近のホウ素
の濃度が高いために、そのホウ素がゲート絶縁膜を突き
抜けるという現象が生じている。その結果、チャネル領
域の不純物濃度が変化してしきい値電圧が適正な値とな
らなくなり、トランジスタ特性を劣化させていた。
【0012】また、従来の製造方法では、上記半導体膜
をゲート電極にパターニングした後に活性化のための結
晶化アニーリングを行うことから、アクティブ領域上と
素子分離領域上とでは下地の蓄熱量の相違によりアニー
リング温度が異なる。そのため、均一な結晶化が困難と
なり、トランジスタ特性の劣化を来していた。
をゲート電極にパターニングした後に活性化のための結
晶化アニーリングを行うことから、アクティブ領域上と
素子分離領域上とでは下地の蓄熱量の相違によりアニー
リング温度が異なる。そのため、均一な結晶化が困難と
なり、トランジスタ特性の劣化を来していた。
【0013】このように、微細なMOSトランジスタの
形成プロセスにおけるゲートをマスクにするアニーリン
グにおいては、微細なパターニングをしたポリシリコン
へのELAでは、熱が半導体薄膜中に蓄積され、均一な
結晶化を行うことが困難となり、また下地絶縁膜が薄い
場合には、厚い絶縁膜上に比べて高エネルギー密度を要
することが、Japan Journal of Applied Physics, 32 P
art2,7B (1993) H.Tsukamoto,H.Yamamoto,T.Noguchi,T.
Suzuki,P.L967-970 に開示されている。
形成プロセスにおけるゲートをマスクにするアニーリン
グにおいては、微細なパターニングをしたポリシリコン
へのELAでは、熱が半導体薄膜中に蓄積され、均一な
結晶化を行うことが困難となり、また下地絶縁膜が薄い
場合には、厚い絶縁膜上に比べて高エネルギー密度を要
することが、Japan Journal of Applied Physics, 32 P
art2,7B (1993) H.Tsukamoto,H.Yamamoto,T.Noguchi,T.
Suzuki,P.L967-970 に開示されている。
【0014】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。
決するためになされた半導体装置およびその製造方法で
ある。
【0015】すなわち、半導体装置は、絶縁ゲート型電
界効果トランジスタからなるものであって、そのゲート
電極は不純物を含むシリコンまたはシリコンゲルマニウ
ムからなり、ゲート電極中の不純物の濃度は絶縁ゲート
型電界効果トランジスタのゲート絶縁膜側に向かうにし
たがって低くなるものである。
界効果トランジスタからなるものであって、そのゲート
電極は不純物を含むシリコンまたはシリコンゲルマニウ
ムからなり、ゲート電極中の不純物の濃度は絶縁ゲート
型電界効果トランジスタのゲート絶縁膜側に向かうにし
たがって低くなるものである。
【0016】上記半導体装置では、ゲート電極における
ゲート絶縁膜側の不純物濃度が薄くなっていることか
ら、不純物がゲート絶縁膜を突き抜ける可能性が低くな
り、トランジスタの信頼性が向上される。
ゲート絶縁膜側の不純物濃度が薄くなっていることか
ら、不純物がゲート絶縁膜を突き抜ける可能性が低くな
り、トランジスタの信頼性が向上される。
【0017】半導体装置の第1の製造方法は、絶縁ゲー
ト型電界効果トランジスタからなる半導体装置の製造方
法であって、アクティブ領域と素子分離領域とを備えた
基板を用い、アクティブ領域上にゲート絶縁膜を形成
し、ゲート絶縁膜上にシリコンまたはシリコンゲルマニ
ウムからなりかつ不純物を含む半導体膜を形成する工程
と、半導体膜に紫外線のパルス光を照射しての活性化の
ための結晶化アニーリングを行う工程と、結晶化した半
導体膜をパターニングしてゲート電極を形成する工程と
を備えている製造方法である。
ト型電界効果トランジスタからなる半導体装置の製造方
法であって、アクティブ領域と素子分離領域とを備えた
基板を用い、アクティブ領域上にゲート絶縁膜を形成
し、ゲート絶縁膜上にシリコンまたはシリコンゲルマニ
ウムからなりかつ不純物を含む半導体膜を形成する工程
と、半導体膜に紫外線のパルス光を照射しての活性化の
ための結晶化アニーリングを行う工程と、結晶化した半
導体膜をパターニングしてゲート電極を形成する工程と
を備えている製造方法である。
【0018】上記半導体装置の第1の製造方法では、半
導体膜をゲート電極にパターニングする前に半導体膜を
結晶化アニーリングすることから、アニーリングによる
熱は半導体膜の横方向にも広がり、下地の影響を受けに
くくなる。そのため、下地がアクティブ領域であっても
素子分離領域であっても、均一な温度でのアニーリング
が行えるので、半導体膜は均一に結晶化される。そのよ
うな均一な結晶化がなされた半導体膜でゲート電極が形
成されるので、トランジスタ特性の向上が図れる。
導体膜をゲート電極にパターニングする前に半導体膜を
結晶化アニーリングすることから、アニーリングによる
熱は半導体膜の横方向にも広がり、下地の影響を受けに
くくなる。そのため、下地がアクティブ領域であっても
素子分離領域であっても、均一な温度でのアニーリング
が行えるので、半導体膜は均一に結晶化される。そのよ
うな均一な結晶化がなされた半導体膜でゲート電極が形
成されるので、トランジスタ特性の向上が図れる。
【0019】半導体装置の第2の製造方法は、絶縁ゲー
ト型電界効果トランジスタからなる半導体装置の製造方
法であって、不純物を含む活性化されたシリコンまたは
シリコンゲルマニウムからなり、この不純物の濃度をこ
の絶縁ゲート型電界効果トランジスタのゲート絶縁膜側
に向かうにしたがって低くなるゲート電極を形成する工
程を備え、ゲート電極を形成した後の熱工程は不純物の
濃度プロファイルをほとんど変えることのない温度で行
う製造方法である。
ト型電界効果トランジスタからなる半導体装置の製造方
法であって、不純物を含む活性化されたシリコンまたは
シリコンゲルマニウムからなり、この不純物の濃度をこ
の絶縁ゲート型電界効果トランジスタのゲート絶縁膜側
に向かうにしたがって低くなるゲート電極を形成する工
程を備え、ゲート電極を形成した後の熱工程は不純物の
濃度プロファイルをほとんど変えることのない温度で行
う製造方法である。
【0020】上記半導体装置の第2の製造方法では、ゲ
ート電極おけるゲート絶縁膜側の不純物濃度が低いこと
から、不純物がゲート絶縁膜を突き抜ける可能性が低下
し、トランジスタの信頼性が向上される。しかもゲート
電極を形成した後の熱工程は、その熱工程で加えられる
温度が不純物の濃度プロファイルを変えることのない温
度で行われることから、不純物がゲート絶縁膜を突き抜
ける可能性がさらに低くなり、トランジスタの信頼性が
向上される。
ート電極おけるゲート絶縁膜側の不純物濃度が低いこと
から、不純物がゲート絶縁膜を突き抜ける可能性が低下
し、トランジスタの信頼性が向上される。しかもゲート
電極を形成した後の熱工程は、その熱工程で加えられる
温度が不純物の濃度プロファイルを変えることのない温
度で行われることから、不純物がゲート絶縁膜を突き抜
ける可能性がさらに低くなり、トランジスタの信頼性が
向上される。
【0021】
【発明の実施の形態】本発明の絶縁ゲート型電界効果ト
ランジスタからなる半導体装置に係わる実施の形態を図
1によって説明する。図1では、(1)に概略構成図を
示し、(2)にゲート電極中の不純物の濃度プロファイ
ルの一例を示す。
ランジスタからなる半導体装置に係わる実施の形態を図
1によって説明する。図1では、(1)に概略構成図を
示し、(2)にゲート電極中の不純物の濃度プロファイ
ルの一例を示す。
【0022】図1の(1)に示すように、シリコン基板
からなる基板1はアクティブ領域2が素子分離領域3に
よって電気的に分路されている。このアクティブ領域2
上にはゲート絶縁膜11が例えば酸化シリコン膜で形成
されている。このゲート絶縁膜11上には、ゲート電極
12が形成されている。このゲート電極12は、例えば
不純物をドーピングしたシリコンゲルマニウムからな
り、ここでは、一例として、p型不純物であるホウ素が
ドーピングされている。このゲート電極12の両側にお
ける基板1にはソース・ドレイン13,14が形成され
ている。
からなる基板1はアクティブ領域2が素子分離領域3に
よって電気的に分路されている。このアクティブ領域2
上にはゲート絶縁膜11が例えば酸化シリコン膜で形成
されている。このゲート絶縁膜11上には、ゲート電極
12が形成されている。このゲート電極12は、例えば
不純物をドーピングしたシリコンゲルマニウムからな
り、ここでは、一例として、p型不純物であるホウ素が
ドーピングされている。このゲート電極12の両側にお
ける基板1にはソース・ドレイン13,14が形成され
ている。
【0023】そして図1に(2)に示すように、このゲ
ート電極12中のホウ素の濃度プロファイル(実線で示
す)は、ゲート絶縁膜11側に向かうにしたがって低く
なるプロファイルとなっている。一方、従来の濃度プロ
ファイル(点線で示す)はゲート電極中でほぼ均一化さ
れている。この図1の(2)では、縦軸にホウ素濃度を
示し、横軸に位置を示す。上記の如くに、絶縁ゲート型
電界効果トランジスタ10は構成されている。
ート電極12中のホウ素の濃度プロファイル(実線で示
す)は、ゲート絶縁膜11側に向かうにしたがって低く
なるプロファイルとなっている。一方、従来の濃度プロ
ファイル(点線で示す)はゲート電極中でほぼ均一化さ
れている。この図1の(2)では、縦軸にホウ素濃度を
示し、横軸に位置を示す。上記の如くに、絶縁ゲート型
電界効果トランジスタ10は構成されている。
【0024】上記絶縁ゲート型電界効果トランジスタ1
0では、ゲート電極12におけるゲート絶縁膜11側の
ホウ素濃度が薄くなっているので、ホウ素がゲート絶縁
膜11を突き抜ける可能性が低くなり、トランジスタの
信頼性が向上される。
0では、ゲート電極12におけるゲート絶縁膜11側の
ホウ素濃度が薄くなっているので、ホウ素がゲート絶縁
膜11を突き抜ける可能性が低くなり、トランジスタの
信頼性が向上される。
【0025】上記絶縁ゲート型電界効果トランジスタ1
0は、いわゆるバルクシリコンMOSトランジスタであ
るが、例えばSOI(Silicon on Insulator)基板に形
成したTFTにも同様のゲート電極構造を適用すること
が可能である。
0は、いわゆるバルクシリコンMOSトランジスタであ
るが、例えばSOI(Silicon on Insulator)基板に形
成したTFTにも同様のゲート電極構造を適用すること
が可能である。
【0026】また下地の基板1には、上記説明したよう
にシリコン基板を用いることはもちろん可能である。ま
たシリコン基板上に酸化シリコン膜が形成されている基
板、石英基板、無アルカリガラス基板、または樹脂基板
であってもよい。これらの基板を用いる場合にはトラン
ジスタのアクティブ領域となる半導体層が形成されてい
る必要がある。
にシリコン基板を用いることはもちろん可能である。ま
たシリコン基板上に酸化シリコン膜が形成されている基
板、石英基板、無アルカリガラス基板、または樹脂基板
であってもよい。これらの基板を用いる場合にはトラン
ジスタのアクティブ領域となる半導体層が形成されてい
る必要がある。
【0027】また上記ゲート絶縁膜11は、酸化シリコ
ン膜、酸窒化シリコン膜であってもよく、またはそれら
の積層膜であってもよい。その成膜方法は、熱酸化、熱
窒化、化学的気相成長(以下、CVDという、CVDは
Chemical Vapour Depositionの略)法、スパッタリング
のいずれであってもよい。
ン膜、酸窒化シリコン膜であってもよく、またはそれら
の積層膜であってもよい。その成膜方法は、熱酸化、熱
窒化、化学的気相成長(以下、CVDという、CVDは
Chemical Vapour Depositionの略)法、スパッタリング
のいずれであってもよい。
【0028】また上記ゲート電極12はシリコンゲルマ
ニウム膜で形成したが、例えばシリコン膜であってもよ
い。またその成膜方法は、スパッタリング、またはCV
D法(一例として、減圧CVD法、超高真空CVD法、
プラズマエンハンスメントCVD法等)であってもよ
い。
ニウム膜で形成したが、例えばシリコン膜であってもよ
い。またその成膜方法は、スパッタリング、またはCV
D法(一例として、減圧CVD法、超高真空CVD法、
プラズマエンハンスメントCVD法等)であってもよ
い。
【0029】次に本発明の絶縁ゲート型電界効果トラン
ジスタからなる半導体装置の第1の製造方法に係わる実
施の形態を、図2の製造工程図によって説明する。図2
では、一例として、CMOS工程を説明し、前記図1に
よって説明した構成部品と同様のものには同一符号を付
与する。
ジスタからなる半導体装置の第1の製造方法に係わる実
施の形態を、図2の製造工程図によって説明する。図2
では、一例として、CMOS工程を説明し、前記図1に
よって説明した構成部品と同様のものには同一符号を付
与する。
【0030】図2の(1)に示すように、バルクのシリ
コン基板からなる基板1に素子分離プロセスを行う。す
なわち、従来の局所酸化法〔例えば、LOCOS(Loca
l Oxidation of Silicon)法〕もしくはトレンチ法によ
り、nMOS領域とpMOS領域とを電気的に分離する
素子分離領域3を形成する。さらにnMOS領域にpウ
エル2pに形成し、pMOS領域にnウエル2nに形成
する。次いで例えば熱酸化法によって、上記基板1のp
ウエル2p上とnウエル2n上とにゲート絶縁膜11
を、例えば酸化シリコンで5nmの厚さに形成する。
コン基板からなる基板1に素子分離プロセスを行う。す
なわち、従来の局所酸化法〔例えば、LOCOS(Loca
l Oxidation of Silicon)法〕もしくはトレンチ法によ
り、nMOS領域とpMOS領域とを電気的に分離する
素子分離領域3を形成する。さらにnMOS領域にpウ
エル2pに形成し、pMOS領域にnウエル2nに形成
する。次いで例えば熱酸化法によって、上記基板1のp
ウエル2p上とnウエル2n上とにゲート絶縁膜11
を、例えば酸化シリコンで5nmの厚さに形成する。
【0031】次に図2の(2)に示すように、例えばス
パッタリングにより、上記ゲート絶縁膜11上、素子分
離領域3上等に半導体膜21を、例えばシリコンゲルマ
ニウム(SiGex :0<X≦0.5)で、例えば80
nmの厚さに形成する。このとき、ホウ素が例えば最大
で5×1020個/cm3 程度にドーピングされるように
上記半導体膜21を成膜する。
パッタリングにより、上記ゲート絶縁膜11上、素子分
離領域3上等に半導体膜21を、例えばシリコンゲルマ
ニウム(SiGex :0<X≦0.5)で、例えば80
nmの厚さに形成する。このとき、ホウ素が例えば最大
で5×1020個/cm3 程度にドーピングされるように
上記半導体膜21を成膜する。
【0032】さらにスパッタリングにより、上記半導体
膜21の成膜に引き続いてシリコン膜22を、例えば1
0nmの厚さに形成する。このように半導体膜21上に
シリコン膜22のキャップを形成することで、通常のシ
リコンプロセスが可能になり、洗浄工程も従来の洗浄条
件を用いることが可能になる。なお、上記各成膜はスパ
ッタリングのかわりに化学的気相成長(以下CVDとい
う、CVDはChemicalVapor Deposition の略)法によ
り行うことも可能である。
膜21の成膜に引き続いてシリコン膜22を、例えば1
0nmの厚さに形成する。このように半導体膜21上に
シリコン膜22のキャップを形成することで、通常のシ
リコンプロセスが可能になり、洗浄工程も従来の洗浄条
件を用いることが可能になる。なお、上記各成膜はスパ
ッタリングのかわりに化学的気相成長(以下CVDとい
う、CVDはChemicalVapor Deposition の略)法によ
り行うことも可能である。
【0033】次いでイオン注入法により、上記半導体膜
21にホウ素をドーピングする。このイオン注入条件
は、一例として、打ち込みエネルギーを7keV、ドー
ズ量を4×1015個/cm2 に設定する。約50%のゲ
ルマニウムを含むシリコンゲルマニウムからなる半導体
膜21の場合、バンドギャップを狭くすることができ、
CMOSにおいては、しきい値の制御をpチャネルトラ
ンジスタに対してのみ行えばよい。
21にホウ素をドーピングする。このイオン注入条件
は、一例として、打ち込みエネルギーを7keV、ドー
ズ量を4×1015個/cm2 に設定する。約50%のゲ
ルマニウムを含むシリコンゲルマニウムからなる半導体
膜21の場合、バンドギャップを狭くすることができ、
CMOSにおいては、しきい値の制御をpチャネルトラ
ンジスタに対してのみ行えばよい。
【0034】続いて図2の(3)に示すように、半導体
膜21に対してELAを行う。例えば、2チップ一括シ
ョットのシングルショットで照射し、そのときの照射エ
ネルギー密度は、例えば500mJ/cm2 とする。そ
の結果、スパッタリングにより成膜した半導体膜21で
あっても有効に結晶化され、また低抵抗化できる。半導
体膜21を形成するシリコンゲルマニウム膜はシリコン
膜に比べて融点が低いため、特に低い照射エネルギー密
度で結晶化が可能となる。例えば均一エネルギービーム
に制御した場合、チップもしくはウエハ一括ELAでも
有利となる。上記ELAでは、例えば220mJ/cm
2 のエネルギー密度で2ショットだけ照射してもよい。
膜21に対してELAを行う。例えば、2チップ一括シ
ョットのシングルショットで照射し、そのときの照射エ
ネルギー密度は、例えば500mJ/cm2 とする。そ
の結果、スパッタリングにより成膜した半導体膜21で
あっても有効に結晶化され、また低抵抗化できる。半導
体膜21を形成するシリコンゲルマニウム膜はシリコン
膜に比べて融点が低いため、特に低い照射エネルギー密
度で結晶化が可能となる。例えば均一エネルギービーム
に制御した場合、チップもしくはウエハ一括ELAでも
有利となる。上記ELAでは、例えば220mJ/cm
2 のエネルギー密度で2ショットだけ照射してもよい。
【0035】次いで図2の(4)に示すように、通常の
レジスト塗布およびリソグラフィー技術によりゲート電
極を形成するエッチングに用いるレジストマスクを形成
した後、エッチング技術により上記半導体膜21をエッ
チングしてゲート電極12(12n),12(12p)
を形成する。このエッチングではゲート絶縁膜11もエ
ッチングし、pウエル2pとnウエル2nとを露出させ
ていいる。その後、上記レジストマスクを除去する。
レジスト塗布およびリソグラフィー技術によりゲート電
極を形成するエッチングに用いるレジストマスクを形成
した後、エッチング技術により上記半導体膜21をエッ
チングしてゲート電極12(12n),12(12p)
を形成する。このエッチングではゲート絶縁膜11もエ
ッチングし、pウエル2pとnウエル2nとを露出させ
ていいる。その後、上記レジストマスクを除去する。
【0036】その後ソース・ドレインの形成を行う。ま
ず、nチャネルMOSトランジスタのソース・ドレイン
を形成するには、通常のレジスト塗布およびリソグラフ
ィー技術によりnチャネルMOSトランジスタの形成領
域を開口したレジストマスク(図示省略)を形成する。
そしてイオン注入を行う。このイオン注入は、例えば、
不純物にヒ素(As+ )を用い、打ち込みエネルギーを
15keV、ドーズ量を2×1015個/cm2 に設定し
て行う。
ず、nチャネルMOSトランジスタのソース・ドレイン
を形成するには、通常のレジスト塗布およびリソグラフ
ィー技術によりnチャネルMOSトランジスタの形成領
域を開口したレジストマスク(図示省略)を形成する。
そしてイオン注入を行う。このイオン注入は、例えば、
不純物にヒ素(As+ )を用い、打ち込みエネルギーを
15keV、ドーズ量を2×1015個/cm2 に設定し
て行う。
【0037】その後、上記レジストマスクを除去する。
次いで通常のレジスト塗布およびリソグラフィー技術に
よりpチャネルMOSトランジスタの形成領域を開口し
たレジストマスク(図示省略)を形成する。そしてイオ
ン注入を行う。このイオン注入は、例えば、不純物に二
フッ化ホウ素(BF2 + )を用い、打ち込みエネルギー
を10keV、ドーズ量を2×1015個/cm2 に設定
して行う。
次いで通常のレジスト塗布およびリソグラフィー技術に
よりpチャネルMOSトランジスタの形成領域を開口し
たレジストマスク(図示省略)を形成する。そしてイオ
ン注入を行う。このイオン注入は、例えば、不純物に二
フッ化ホウ素(BF2 + )を用い、打ち込みエネルギー
を10keV、ドーズ量を2×1015個/cm2 に設定
して行う。
【0038】その後、上記レジストマスクを除去する。
次いで、940℃で10分間のアニーリングを行う。そ
の結果、ゲート電極12pの両側におけるnウエル2n
にソース・ドレイン13p,14pが形成され、ゲート
電極12nの両側におけるpウエル2pにソース・ドレ
イン13n,14nが形成される。
次いで、940℃で10分間のアニーリングを行う。そ
の結果、ゲート電極12pの両側におけるnウエル2n
にソース・ドレイン13p,14pが形成され、ゲート
電極12nの両側におけるpウエル2pにソース・ドレ
イン13n,14nが形成される。
【0039】ただし、上記プロセスにおいてLDDを形
成する場合には、上記ソース・ドレインを形成する前
に、図示はしないが、nチャネルMOSトランジスタを
形成する場合には、例えば、不純物にヒ素を用い、打ち
込みエネルギーを7keV、ドーズ量を2×1014個/
cm2 に設定してイオン注入を行う。また、pチャネル
MOSトランジスタを形成する場合には、例えば、不純
物に二フッ化ホウ素を用い、打ち込みエネルギーを5k
eV、ドーズ量を2×1014個/cm2 に設定してイオ
ン注入を行う。その後、サイドウォールを形成した後、
上記ソース・ドレインを形成する。なお、上記LDDを
形成する際にも、ソース・ドレインを形成するのと同様
にレジストマスクを形成する。
成する場合には、上記ソース・ドレインを形成する前
に、図示はしないが、nチャネルMOSトランジスタを
形成する場合には、例えば、不純物にヒ素を用い、打ち
込みエネルギーを7keV、ドーズ量を2×1014個/
cm2 に設定してイオン注入を行う。また、pチャネル
MOSトランジスタを形成する場合には、例えば、不純
物に二フッ化ホウ素を用い、打ち込みエネルギーを5k
eV、ドーズ量を2×1014個/cm2 に設定してイオ
ン注入を行う。その後、サイドウォールを形成した後、
上記ソース・ドレインを形成する。なお、上記LDDを
形成する際にも、ソース・ドレインを形成するのと同様
にレジストマスクを形成する。
【0040】その後、図示はしないが、通常の層間絶縁
膜の形成プロセス、金属配線の形成プロセス等を行っ
て、nチャネル型の絶縁ゲート型電界効果トランジスタ
10nとpチャネル型の絶縁ゲート型電界効果トランジ
スタ10pとが完成する。
膜の形成プロセス、金属配線の形成プロセス等を行っ
て、nチャネル型の絶縁ゲート型電界効果トランジスタ
10nとpチャネル型の絶縁ゲート型電界効果トランジ
スタ10pとが完成する。
【0041】上記製造方法により形成したnチャネル型
の絶縁ゲート型電界効果トランジスタ10nとpチャネ
ル型の絶縁ゲート型電界効果トランジスタ10pとは、
いわゆるバルクシリコンMOSトランジスタであるが、
例えばSOI基板に形成したTFTにも、上記製造方法
を適用することが可能である。
の絶縁ゲート型電界効果トランジスタ10nとpチャネ
ル型の絶縁ゲート型電界効果トランジスタ10pとは、
いわゆるバルクシリコンMOSトランジスタであるが、
例えばSOI基板に形成したTFTにも、上記製造方法
を適用することが可能である。
【0042】また下地の基板1には、上記説明したよう
にシリコン基板を用いることはもちろん可能である。ま
たは基板1には、シリコン基板上に酸化シリコン膜が形
成されている基板、石英基板、ガラス(無アルカリガラ
ス)基板、または樹脂基板、フィルム状基板を用いるこ
とも可能である。ただしこれらの基板には、トランジス
タのアクティブ領域となる半導体層が形成されている必
要がある。
にシリコン基板を用いることはもちろん可能である。ま
たは基板1には、シリコン基板上に酸化シリコン膜が形
成されている基板、石英基板、ガラス(無アルカリガラ
ス)基板、または樹脂基板、フィルム状基板を用いるこ
とも可能である。ただしこれらの基板には、トランジス
タのアクティブ領域となる半導体層が形成されている必
要がある。
【0043】上記半導体膜21はシリコンゲルマニウム
膜からなるものであったが、シリコン膜であってもよ
く、その膜はノンドープ膜またはホウ素ドープ膜であっ
てもよい。ただし、ノンドープ膜の場合には、その後の
ドーピング技術により不純物をドーピングする必要があ
る。また半導体膜21の成膜方法は、スパッタリング、
またはCVD法(一例として、減圧CVD、超高真空C
VD、プラズマエンハンスメントCVD)であってもよ
い。
膜からなるものであったが、シリコン膜であってもよ
く、その膜はノンドープ膜またはホウ素ドープ膜であっ
てもよい。ただし、ノンドープ膜の場合には、その後の
ドーピング技術により不純物をドーピングする必要があ
る。また半導体膜21の成膜方法は、スパッタリング、
またはCVD法(一例として、減圧CVD、超高真空C
VD、プラズマエンハンスメントCVD)であってもよ
い。
【0044】上記ゲート絶縁膜11は、酸化シリコン
膜、酸窒化シリコン膜であってもよく、それらの積層膜
であってもよい。その成膜方法は、熱酸化、熱窒化、C
VD、スパッタリングのいずれの方法であってもよい。
膜、酸窒化シリコン膜であってもよく、それらの積層膜
であってもよい。その成膜方法は、熱酸化、熱窒化、C
VD、スパッタリングのいずれの方法であってもよい。
【0045】上記紫外線のパルス光には、エキシマレー
ザ光または全固体レーザ光を用いることができる。その
照射方法は、マルチショット、シングル一括ショット、
スキャニングショットのいづれであってもよい。
ザ光または全固体レーザ光を用いることができる。その
照射方法は、マルチショット、シングル一括ショット、
スキャニングショットのいづれであってもよい。
【0046】上記半導体装置の第1の製造方法では、半
導体膜21をゲート電極12n、12pにパターニング
する前に半導体膜21を結晶化アニーリングすることか
ら、アニーリングによる熱は半導体膜21の横方向にも
広がり、下地の影響を受けにくくなる。そのため、下地
がアクティブ領域の基板1であっても素子分離領域3で
あっても、ほぼ均一な温度でのアニーリングが行えるの
で、半導体膜21はほぼ均一に結晶化される。そのよう
な均一な結晶化がなされた半導体膜21でゲート電極1
2n、12pが形成されるので、トランジスタ特性の向
上が図れる。
導体膜21をゲート電極12n、12pにパターニング
する前に半導体膜21を結晶化アニーリングすることか
ら、アニーリングによる熱は半導体膜21の横方向にも
広がり、下地の影響を受けにくくなる。そのため、下地
がアクティブ領域の基板1であっても素子分離領域3で
あっても、ほぼ均一な温度でのアニーリングが行えるの
で、半導体膜21はほぼ均一に結晶化される。そのよう
な均一な結晶化がなされた半導体膜21でゲート電極1
2n、12pが形成されるので、トランジスタ特性の向
上が図れる。
【0047】次に半導体膜21のシート抵抗とELAの
パルスエネルギー密度との関係を調べた。エキシマレー
ザ光は波長が308nmのものを用い、照射回数を2シ
ョットとした。その結果、160mJ/cm2 のパルス
エネルギー密度のときシート抵抗はおよそ790Ω/
□、185mJ/cm2 のパルスエネルギー密度のとき
シート抵抗はおよそ540Ω/□、210mJ/cm2
のパルスエネルギー密度のときシート抵抗はおよそ42
0Ω/□であり、パルスエネルギー密度が大きくなるに
したがいシート抵抗が小さくなることが判った。
パルスエネルギー密度との関係を調べた。エキシマレー
ザ光は波長が308nmのものを用い、照射回数を2シ
ョットとした。その結果、160mJ/cm2 のパルス
エネルギー密度のときシート抵抗はおよそ790Ω/
□、185mJ/cm2 のパルスエネルギー密度のとき
シート抵抗はおよそ540Ω/□、210mJ/cm2
のパルスエネルギー密度のときシート抵抗はおよそ42
0Ω/□であり、パルスエネルギー密度が大きくなるに
したがいシート抵抗が小さくなることが判った。
【0048】次に、上記図2によって説明した製造工程
に従い作製した絶縁ゲート型電界効果トランジスタのC
V特性を図3に示す、図では縦軸に容量比C/Coxを示
し、横軸にゲート電圧を示す。ただしここでのゲート絶
縁膜11の膜厚は9nmである。
に従い作製した絶縁ゲート型電界効果トランジスタのC
V特性を図3に示す、図では縦軸に容量比C/Coxを示
し、横軸にゲート電圧を示す。ただしここでのゲート絶
縁膜11の膜厚は9nmである。
【0049】図3中の(a)はスパッタリングにより成
膜したシリコンゲルマニウムでゲート電極を形成し、E
LA(パルスエネルギー密度=160mJ/cm2 ,1
85mJ/cm2 ,210mJ/cm2 )を行ったpチ
ャネルトランジスタのCV特性であり、フラットバンド
電圧Vfb=0.10V〜0.11Vである。図示はしな
いが、スパッタリングにより成膜したシリコンゲルマニ
ウムでゲート電極を形成し、ELA(パルスエネルギー
密度=310mJ/cm2 )を行ったpチャネルトラン
ジスタのCV特性もとほぼ同等であり、フラットバン
ド電圧Vfb=0.095Vであった。
膜したシリコンゲルマニウムでゲート電極を形成し、E
LA(パルスエネルギー密度=160mJ/cm2 ,1
85mJ/cm2 ,210mJ/cm2 )を行ったpチ
ャネルトランジスタのCV特性であり、フラットバンド
電圧Vfb=0.10V〜0.11Vである。図示はしな
いが、スパッタリングにより成膜したシリコンゲルマニ
ウムでゲート電極を形成し、ELA(パルスエネルギー
密度=310mJ/cm2 )を行ったpチャネルトラン
ジスタのCV特性もとほぼ同等であり、フラットバン
ド電圧Vfb=0.095Vであった。
【0050】図3中の(b)はスパッタリングにより成
膜したシリコンゲルマニウムでゲート電極を形成し、9
40℃でアニーリングしたpチャネルトランジスタのC
V特性であり、フラットバンド電圧Vfb=0.66Vで
ある。(c)は減圧CVDにより成膜したポリシリコン
でゲート電極を形成し、940℃でアニーリングしたp
チャネルトランジスタのCV特性であり、フラットバン
ド電圧Vfb=1.32Vである。(d)は減圧CVDに
より成膜したポリシリコンでゲート電極を形成し、94
0℃でアニーリングしたnチャネルトランジスタのCV
特性であり、フラットバンド電圧Vfb=−0.17Vで
ある。
膜したシリコンゲルマニウムでゲート電極を形成し、9
40℃でアニーリングしたpチャネルトランジスタのC
V特性であり、フラットバンド電圧Vfb=0.66Vで
ある。(c)は減圧CVDにより成膜したポリシリコン
でゲート電極を形成し、940℃でアニーリングしたp
チャネルトランジスタのCV特性であり、フラットバン
ド電圧Vfb=1.32Vである。(d)は減圧CVDに
より成膜したポリシリコンでゲート電極を形成し、94
0℃でアニーリングしたnチャネルトランジスタのCV
特性であり、フラットバンド電圧Vfb=−0.17Vで
ある。
【0051】上記図3に示すように、(a)のスパッタ
リングにより成膜したシリコンゲルマニウムでゲート電
極を形成し、ELAを行ったpチャネルトランジスタ
は、上記(c)に記載したような通常のp型ポリシリコ
ンゲートに比べ、バンドギャップの低下により低いフラ
ットバンド電圧Vfbを示している。また(bに記載した
よな940℃で30分のアニーリングを行って作製した
シリコンゲルマニウムゲートのMOSキャパシタと比較
しても低いフラットバンド電圧Vfbを示している。また
上記(d)に記載したようなポリシリコンでゲート電極
を形成し、940℃でアニーリングしたnチャネルトラ
ンジスタに近いCV特性を示している。このような特性
を示すのは、ELAによる短時間アニーリングのため、
ホウ素の拡散が抑制されたためといえる。
リングにより成膜したシリコンゲルマニウムでゲート電
極を形成し、ELAを行ったpチャネルトランジスタ
は、上記(c)に記載したような通常のp型ポリシリコ
ンゲートに比べ、バンドギャップの低下により低いフラ
ットバンド電圧Vfbを示している。また(bに記載した
よな940℃で30分のアニーリングを行って作製した
シリコンゲルマニウムゲートのMOSキャパシタと比較
しても低いフラットバンド電圧Vfbを示している。また
上記(d)に記載したようなポリシリコンでゲート電極
を形成し、940℃でアニーリングしたnチャネルトラ
ンジスタに近いCV特性を示している。このような特性
を示すのは、ELAによる短時間アニーリングのため、
ホウ素の拡散が抑制されたためといえる。
【0052】次に、アニーリング条件によるホウ素の突
き抜けの程度を調べた。試料には、シリコン基板上に9
nmの厚さの酸化シリコン膜でゲート絶縁膜を形成し、
その上にスパッタリングにより80nmの厚さのp+ シ
リコンゲルマニウム膜と10nmの厚さのポリシリコン
キャップ膜でゲート電極を形成したものを用い、アニー
リング条件を以下のように設定した。試料のアニーリ
ング条件は、940℃、30分、試料のアニーリング
条件は、ELA(300mJ/cm2 )、試料のアニ
ーリング条件は、ELA(215mJ/cm2 )とし
た。
き抜けの程度を調べた。試料には、シリコン基板上に9
nmの厚さの酸化シリコン膜でゲート絶縁膜を形成し、
その上にスパッタリングにより80nmの厚さのp+ シ
リコンゲルマニウム膜と10nmの厚さのポリシリコン
キャップ膜でゲート電極を形成したものを用い、アニー
リング条件を以下のように設定した。試料のアニーリ
ング条件は、940℃、30分、試料のアニーリング
条件は、ELA(300mJ/cm2 )、試料のアニ
ーリング条件は、ELA(215mJ/cm2 )とし
た。
【0053】また、別の試料として、シリコン基板上に
9nmの厚さの酸化シリコン膜でゲート絶縁膜を形成
し、その上に減圧CVDにより90nmの厚さのp+ シ
リコンでゲート電極を形成したものを用い、アニーリン
グ条件を以下のように設定した。試料のアニーリング
条件は、940℃、30分、試料は、アニーリングを
行わずイオン注入のみとした。
9nmの厚さの酸化シリコン膜でゲート絶縁膜を形成
し、その上に減圧CVDにより90nmの厚さのp+ シ
リコンでゲート電極を形成したものを用い、アニーリン
グ条件を以下のように設定した。試料のアニーリング
条件は、940℃、30分、試料は、アニーリングを
行わずイオン注入のみとした。
【0054】なお、p+ ゲートとするために、ホウ素を
イオン注入している。そのイオン注入条件としては、打
ち込みミエネルギーを7keV、ドーズ量を4×1015
個/cm2 とした。
イオン注入している。そのイオン注入条件としては、打
ち込みミエネルギーを7keV、ドーズ量を4×1015
個/cm2 とした。
【0055】上記試料〜のゲート電極中のホウ素の
濃度プロファイル(左縦軸)とゲルマニウムの組成比プ
ロファイル(左縦軸)を図4〜図6に示し、上記試料
,のゲート電極中のホウ素の濃度プロファイルを図
7,図8に示す。また各図とも、横軸は位置を示し、0
がゲート電極の表面を表し、位置が大きくなるにしたが
い深さ方向を示す。なお、ゲルマニウム組成比xは、シ
リコンゲルマニウム(Si1-x Gex )のxを示す。
濃度プロファイル(左縦軸)とゲルマニウムの組成比プ
ロファイル(左縦軸)を図4〜図6に示し、上記試料
,のゲート電極中のホウ素の濃度プロファイルを図
7,図8に示す。また各図とも、横軸は位置を示し、0
がゲート電極の表面を表し、位置が大きくなるにしたが
い深さ方向を示す。なお、ゲルマニウム組成比xは、シ
リコンゲルマニウム(Si1-x Gex )のxを示す。
【0056】図4〜図8に示すように、とととが
ゲート絶縁膜に近づくにれてホウ素の濃度が低くなり、
ととはゲート電極中のホウ素の濃度はほぼ均一化さ
れている。その結果、ホウ素の突き抜けの程度は、と
ととがほぼ同等であり、ととがほぼ同等であ
り、、、よりもとのほうが突き抜けの程度は
大きかった。したがって、ELAを行った後の不純物濃
度プロファイルはイオン注入直後とほぼ同程度でありホ
ウ素の突き抜けは起こっていない。一方、940℃、3
0分のアニーリングではホウ素の突き抜けが生じている
といえる。
ゲート絶縁膜に近づくにれてホウ素の濃度が低くなり、
ととはゲート電極中のホウ素の濃度はほぼ均一化さ
れている。その結果、ホウ素の突き抜けの程度は、と
ととがほぼ同等であり、ととがほぼ同等であ
り、、、よりもとのほうが突き抜けの程度は
大きかった。したがって、ELAを行った後の不純物濃
度プロファイルはイオン注入直後とほぼ同程度でありホ
ウ素の突き抜けは起こっていない。一方、940℃、3
0分のアニーリングではホウ素の突き抜けが生じている
といえる。
【0057】このようにELAを行った場合のホウ素の
濃度分布がアニーリングを行わずイオン注入のみとした
場合のホウ素の濃度分布と同程度であるのは、ELAで
は試料の最表面に短時間しか熱が加わらないのでホウ素
の拡散がほとんど起こらなかったためといえる。
濃度分布がアニーリングを行わずイオン注入のみとした
場合のホウ素の濃度分布と同程度であるのは、ELAで
は試料の最表面に短時間しか熱が加わらないのでホウ素
の拡散がほとんど起こらなかったためといえる。
【0058】次に本発明の絶縁ゲート型電界効果トラン
ジスタからなる半導体装置の第2の製造方法に係わる実
施の形態を、以下に説明する。ここでの説明では、前記
図1および図2によって説明した構成部品と同様のもの
には同一符号を付与する。
ジスタからなる半導体装置の第2の製造方法に係わる実
施の形態を、以下に説明する。ここでの説明では、前記
図1および図2によって説明した構成部品と同様のもの
には同一符号を付与する。
【0059】まず、不純物を含む活性化されたシリコン
またはシリコンゲルマニウムからなり、該不純物の濃度
を該絶縁ゲート型電界効果トランジスタのゲート絶縁膜
側に向かうにしたがって低くなるゲート電極を形成す
る。
またはシリコンゲルマニウムからなり、該不純物の濃度
を該絶縁ゲート型電界効果トランジスタのゲート絶縁膜
側に向かうにしたがって低くなるゲート電極を形成す
る。
【0060】上記ゲート電極を形成する工程は、前記図
2の(1)によって説明したのと同様に、アクティブ領
域となるMOS形成領域を電気的に分離する素子分離領
域3とを備えた基板1を用いる。この基板1は、例えば
シリコン基板からなる。そして、通常の製造方法により
基板1上にゲート絶縁膜11を形成する。
2の(1)によって説明したのと同様に、アクティブ領
域となるMOS形成領域を電気的に分離する素子分離領
域3とを備えた基板1を用いる。この基板1は、例えば
シリコン基板からなる。そして、通常の製造方法により
基板1上にゲート絶縁膜11を形成する。
【0061】次いで例えばスパッタリングによって、こ
のゲート絶縁膜11上にシリコン膜またはシリコンゲル
マニウム膜からなる半導体膜21を成膜する。続いてイ
オン注入法により、半導体膜21に不純物をドーピング
する。ここでは、ホウ素をイオン注入する。そのイオン
注入条件は、前記図2の(2)によって説明したのと同
様である。または、上記半導体膜21は、CVDまたは
スパッタリングによって、不純物のホウ素を含む状態の
シリコン膜またはシリコンゲルマニウム膜で形成するこ
とも可能である。
のゲート絶縁膜11上にシリコン膜またはシリコンゲル
マニウム膜からなる半導体膜21を成膜する。続いてイ
オン注入法により、半導体膜21に不純物をドーピング
する。ここでは、ホウ素をイオン注入する。そのイオン
注入条件は、前記図2の(2)によって説明したのと同
様である。または、上記半導体膜21は、CVDまたは
スパッタリングによって、不純物のホウ素を含む状態の
シリコン膜またはシリコンゲルマニウム膜で形成するこ
とも可能である。
【0062】その後、前記図2の(3)によって説明し
たように、半導体膜21に紫外線のパルス光を照射し
て、半導体膜21をアニーリングする。上記紫外線のパ
ルス光は、上記図2によって説明したように、エキシマ
レーザ光または全固体レーザ光を用いる。またその照射
条件は、前記説明したのと同様である。
たように、半導体膜21に紫外線のパルス光を照射し
て、半導体膜21をアニーリングする。上記紫外線のパ
ルス光は、上記図2によって説明したように、エキシマ
レーザ光または全固体レーザ光を用いる。またその照射
条件は、前記説明したのと同様である。
【0063】その後、前記図2の(4)によって説明し
たように、半導体膜21をゲート電極12にパターニン
グする。
たように、半導体膜21をゲート電極12にパターニン
グする。
【0064】その後のプロセスにおける熱工程は、上記
半導体膜21にドーピングされてい不純物のホウ素の濃
度プロファイルをほとんど変えることのない温度で行
う。例えば、アニーリングの場合には950℃以下、3
0分以下程度とする。このような条件であれば、ゲート
電極12中の不純物プロファイルはほとんど動くことは
ない。
半導体膜21にドーピングされてい不純物のホウ素の濃
度プロファイルをほとんど変えることのない温度で行
う。例えば、アニーリングの場合には950℃以下、3
0分以下程度とする。このような条件であれば、ゲート
電極12中の不純物プロファイルはほとんど動くことは
ない。
【0065】上記半導体装置の第2の製造方法では、ゲ
ート電極12おいてゲート絶縁膜11側の不純物(ホウ
素)濃度が低いことから、ホウ素がゲート絶縁膜11を
突き抜ける可能性が低下し、トランジスタの信頼性が向
上される。しかもゲート電極12を形成した後の熱工程
は、その熱工程で加えられる温度がゲート電極12中の
ホウ素の濃度プロファイルを変えることのない温度で行
われることから、ホウ素がゲート絶縁膜11を突き抜け
る可能性がさらに低くなり、トランジスタの信頼性が向
上される。
ート電極12おいてゲート絶縁膜11側の不純物(ホウ
素)濃度が低いことから、ホウ素がゲート絶縁膜11を
突き抜ける可能性が低下し、トランジスタの信頼性が向
上される。しかもゲート電極12を形成した後の熱工程
は、その熱工程で加えられる温度がゲート電極12中の
ホウ素の濃度プロファイルを変えることのない温度で行
われることから、ホウ素がゲート絶縁膜11を突き抜け
る可能性がさらに低くなり、トランジスタの信頼性が向
上される。
【0066】
【発明の効果】以上、説明したように本発明の半導体装
置によれば、ゲート電極におけるゲート絶縁膜側の不純
物濃度が薄くなっているので、不純物がゲート絶縁膜を
突き抜ける可能性が低くなり、トランジスタの信頼性の
向上が図れる。
置によれば、ゲート電極におけるゲート絶縁膜側の不純
物濃度が薄くなっているので、不純物がゲート絶縁膜を
突き抜ける可能性が低くなり、トランジスタの信頼性の
向上が図れる。
【0067】本発明の第1の製造方法によれば、半導体
膜をゲート電極にパターニングする前に半導体膜を結晶
化アニーリングするので、アニーリングによる熱は半導
体膜にほぼ均一に広がり、下地の影響を受けることなく
半導体膜を均一に結晶化することができる。そのため、
均一な結晶化がなされた半導体膜でゲート電極を形成す
ることができるので、トランジスタ特性の向上が図れ
る。
膜をゲート電極にパターニングする前に半導体膜を結晶
化アニーリングするので、アニーリングによる熱は半導
体膜にほぼ均一に広がり、下地の影響を受けることなく
半導体膜を均一に結晶化することができる。そのため、
均一な結晶化がなされた半導体膜でゲート電極を形成す
ることができるので、トランジスタ特性の向上が図れ
る。
【0068】本発明の第2の製造方法によれば、ゲート
電極におけるゲート絶縁膜側の不純物濃度が低いことか
ら、不純物がゲート絶縁膜を突き抜ける可能性が低下
し、トランジスタの信頼性を向上することができる。し
かもゲート電極を形成した後の熱工程は、その熱工程で
加えられる温度が不純物の濃度プロファイルを変えるこ
とのない温度で行われるので、不純物がゲート絶縁膜を
突き抜ける可能性がさらに低くなり、トランジスタの信
頼性の向上が図れる。
電極におけるゲート絶縁膜側の不純物濃度が低いことか
ら、不純物がゲート絶縁膜を突き抜ける可能性が低下
し、トランジスタの信頼性を向上することができる。し
かもゲート電極を形成した後の熱工程は、その熱工程で
加えられる温度が不純物の濃度プロファイルを変えるこ
とのない温度で行われるので、不純物がゲート絶縁膜を
突き抜ける可能性がさらに低くなり、トランジスタの信
頼性の向上が図れる。
【図1】本発明の絶縁ゲート型電界効果トランジスタか
らなる半導体装置に係わる実施の形態の説明図である。
らなる半導体装置に係わる実施の形態の説明図である。
【図2】本発明の第1の製造方法に係わる実施の形態の
製造工程図である。
製造工程図である。
【図3】本発明の第1の製造方法で作製した絶縁ゲート
型電界効果トランジスタのCV特性図である。
型電界効果トランジスタのCV特性図である。
【図4】試料のゲート電極中のホウ素の濃度プロファ
イルとゲルマニウムの組成プロファイルの説明図であ
る。
イルとゲルマニウムの組成プロファイルの説明図であ
る。
【図5】試料のゲート電極中のホウ素の濃度プロファ
イルとゲルマニウムの組成プロファイルの説明図であ
る。
イルとゲルマニウムの組成プロファイルの説明図であ
る。
【図6】試料のゲート電極中のホウ素の濃度プロファ
イルとゲルマニウムの組成プロファイルの説明図であ
る。
イルとゲルマニウムの組成プロファイルの説明図であ
る。
【図7】試料のゲート電極中のホウ素の濃度プロファ
イルとゲルマニウムの組成プロファイルの説明図であ
る。
イルとゲルマニウムの組成プロファイルの説明図であ
る。
【図8】試料のゲート電極中のホウ素の濃度プロファ
イルとゲルマニウムの組成プロファイルの説明図であ
る。
イルとゲルマニウムの組成プロファイルの説明図であ
る。
【図9】従来の絶縁ゲート型電界効果トランジスタの説
明図である。
明図である。
【図10】従来の絶縁ゲート型電界効果トランジスタの
製造工程図である。
製造工程図である。
10…絶縁ゲート型電界効果トランジスタ、11…ゲー
ト絶縁膜,12…ゲート電極
ト絶縁膜,12…ゲート電極
Claims (24)
- 【請求項1】 絶縁ゲート型電界効果トランジスタから
なる半導体装置において、 前記絶縁ゲート型電界効果トランジスタのゲート電極は
不純物を含むシリコンまたはシリコンゲルマニウムから
なり、 前記ゲート電極中の前記不純物の濃度は前記絶縁ゲート
型電界効果トランジスタのゲート絶縁膜側に向かうにし
たがって低くなることを特徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、 前記ゲート絶縁膜は、酸化シリコン膜、酸窒化シリコン
膜、または酸化シリコン膜と酸窒化シリコン膜との積層
膜からなることを特徴とする半導体装置。 - 【請求項3】 絶縁ゲート型電界効果トランジスタから
なる半導体装置の製造方法において、 アクティブ領域と素子分離領域とを備えた基板を用い、
前記アクティブ領域上にゲート絶縁膜を形成し、前記ゲ
ート絶縁膜上にシリコンまたはシリコンゲルマニウムか
らなりかつ不純物を含む半導体膜を形成する工程と、 前記半導体膜に紫外線のパルス光を照射しての活性化の
ための結晶化アニーリングを行う工程と、 前記結晶化した半導体膜をパターニングしてゲート電極
を形成する工程とを備えたことを特徴とする半導体装置
の製造方法。 - 【請求項4】 請求項3記載の半導体装置の製造方法に
おいて、 前記ゲート絶縁膜を、酸化シリコン膜、酸窒化シリコン
膜、または酸化シリコン膜と酸窒化シリコン膜との積層
膜で形成することを特徴とする半導体装置の製造方法。 - 【請求項5】 請求項3記載の半導体装置の製造方法に
おいて、 前記半導体膜は、前記ゲート絶縁膜上にノンドープのシ
リコン膜またはノンドープのシリコンゲルマニウム膜を
成膜した後、該ノンドープのシリコン膜またはノンドー
プのシリコンゲルマニウム膜に不純物をドーピングして
形成することを特徴とする半導体装置の製造方法。 - 【請求項6】 請求項4記載の半導体装置の製造方法に
おいて、 前記半導体膜は、前記ゲート絶縁膜上にノンドープのシ
リコン膜またはノンドープのシリコンゲルマニウム膜を
成膜した後、該ノンドープのシリコン膜またはノンドー
プのシリコンゲルマニウム膜に不純物をドーピングして
形成することを特徴とする半導体装置の製造方法。 - 【請求項7】 請求項3記載の半導体装置の製造方法に
おいて、 前記半導体膜は、前記ゲート絶縁膜上に、不純物を含む
状態のシリコン膜または不純物を含む状態のシリコンゲ
ルマニウム膜を成膜して形成することを特徴とする半導
体装置の製造方法。 - 【請求項8】 請求項4記載の半導体装置の製造方法に
おいて、 前記半導体膜は、前記ゲート絶縁膜上に、不純物を含む
状態のシリコン膜または不純物を含む状態のシリコンゲ
ルマニウム膜を成膜して形成することを特徴とする半導
体装置の製造方法。 - 【請求項9】 請求項3記載の半導体装置の製造方法に
おいて、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。 - 【請求項10】 請求項4記載の半導体装置の製造方法
において、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。 - 【請求項11】 請求項5記載の半導体装置の製造方法
において、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。 - 【請求項12】 請求項6記載の半導体装置の製造方法
において、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。 - 【請求項13】 請求項7記載の半導体装置の製造方法
において、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。 - 【請求項14】 請求項8記載の半導体装置の製造方法
において、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。 - 【請求項15】 絶縁ゲート型電界効果トランジスタか
らなる半導体装置の製造方法において、 不純物を含む活性化されたシリコンまたはシリコンゲル
マニウムからなり、該不純物の濃度を該絶縁ゲート型電
界効果トランジスタのゲート絶縁膜側に向かうにしたが
って低くなるゲート電極を形成する工程を備え、 前記ゲート電極を形成した後の熱工程は前記不純物の濃
度プロファイルをほとんど変えることのない温度で行う
ことを特徴とする半導体装置の製造方法。 - 【請求項16】 請求項15記載の半導体装置の製造方
法において、 前記ゲート絶縁膜を、酸化シリコン膜、酸窒化シリコン
膜、または酸化シリコン膜と酸窒化シリコン膜との積層
膜で形成することを特徴とする半導体装置の製造方法。 - 【請求項17】 請求項15記載の半導体装置の製造方
法において、 前記ゲート電極を形成する工程は、アクティブ領域と素
子分離領域とを備えた基板を用い、前記アクティブ領域
上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にシリ
コン膜またはシリコンゲルマニウム膜からなる半導体膜
を成膜する工程と、 前記半導体膜に不純物をドーピングする工程と、 前記半導体膜に紫外線のパルス光を照射して該半導体膜
をアニーリングする工程と、 前記半導体膜をゲート電極にパターニングする工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項18】 請求項16記載の半導体装置の製造方
法において、 前記ゲート電極を形成する工程は、 アクティブ領域と素子分離領域とを備えた基板を用い、
前記アクティブ領域上にゲート絶縁膜を形成し、前記ゲ
ート絶縁膜上にシリコン膜またはシリコンゲルマニウム
膜からなる半導体膜を成膜する工程と、 前記半導体膜に不純物をドーピングする工程と、 前記半導体膜に紫外線のパルス光を照射して該半導体膜
をアニーリングする工程と、 前記半導体膜をゲート電極にパターニングする工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項19】 請求項15記載の半導体装置の製造方
法において、 前記ゲート電極を形成する工程は、 アクティブ領域と素子分離領域とを備えた基板を用い、
前記アクティブ領域上にゲート絶縁膜を形成し、前記ゲ
ート絶縁膜上に不純物を含む状態でシリコン膜またはシ
リコンゲルマニウム膜からなる半導体膜を成膜する工程
と、 前記半導体膜に紫外線のパルス光を照射して該半導体膜
をアニーリングする工程と、 前記半導体膜をゲート電極にパターニングする工程とこ
とを特徴とする半導体装置の製造方法。 - 【請求項20】 請求項16記載の半導体装置の製造方
法において、 前記ゲート電極を形成する工程は、 アクティブ領域と素子分離領域とを備えた基板を用い、
前記アクティブ領域上にゲート絶縁膜を形成し、前記ゲ
ート絶縁膜上に不純物を含む状態でシリコン膜またはシ
リコンゲルマニウム膜からなる半導体膜を成膜する工程
と、 前記半導体膜に紫外線のパルス光を照射して該半導体膜
をアニーリングする工程と、 前記半導体膜をゲート電極にパターニングする工程とこ
とを特徴とする半導体装置の製造方法。 - 【請求項21】 請求項17記載の半導体装置の製造方
法において、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。 - 【請求項22】 請求項18記載の半導体装置の製造方
法において、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。 - 【請求項23】 請求項19記載の半導体装置の製造方
法において、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。 - 【請求項24】 請求項20記載の半導体装置の製造方
法において、 前記紫外線のパルス光はエキシマレーザ光または全固体
レーザ光からなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13286598A JPH11330463A (ja) | 1998-05-15 | 1998-05-15 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13286598A JPH11330463A (ja) | 1998-05-15 | 1998-05-15 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11330463A true JPH11330463A (ja) | 1999-11-30 |
Family
ID=15091361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13286598A Pending JPH11330463A (ja) | 1998-05-15 | 1998-05-15 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11330463A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002217312A (ja) * | 2000-12-12 | 2002-08-02 | Samsung Electronics Co Ltd | Mosトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したcmosトランジスタの形成方法 |
US6479392B2 (en) | 2000-03-30 | 2002-11-12 | Hitachi, Ltd. | Fabrication method for semiconductor integrated circuit devices and semiconductor integrated circuit device |
JP2008098668A (ja) * | 2001-02-12 | 2008-04-24 | Asm America Inc | 半導体膜の改良された堆積方法 |
US7932185B2 (en) | 2003-06-02 | 2011-04-26 | Sumitomo Heavy Industries, Ltd. | Process for fabricating semiconductor device |
-
1998
- 1998-05-15 JP JP13286598A patent/JPH11330463A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6479392B2 (en) | 2000-03-30 | 2002-11-12 | Hitachi, Ltd. | Fabrication method for semiconductor integrated circuit devices and semiconductor integrated circuit device |
US6633072B2 (en) * | 2000-03-30 | 2003-10-14 | Hitachi, Ltd. | Fabrication method for semiconductor integrated circuit devices and semiconductor integrated circuit device |
KR100721086B1 (ko) * | 2000-03-30 | 2007-05-22 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치와 그 제조 방법 |
US7375037B2 (en) | 2000-03-30 | 2008-05-20 | Renesas Technology Corp. | Fabrication method for semiconductor integrated circuit device |
JP2002217312A (ja) * | 2000-12-12 | 2002-08-02 | Samsung Electronics Co Ltd | Mosトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したcmosトランジスタの形成方法 |
JP4633310B2 (ja) * | 2000-12-12 | 2011-02-16 | 三星電子株式会社 | Mosトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したcmosトランジスタの形成方法 |
JP2008098668A (ja) * | 2001-02-12 | 2008-04-24 | Asm America Inc | 半導体膜の改良された堆積方法 |
US7932185B2 (en) | 2003-06-02 | 2011-04-26 | Sumitomo Heavy Industries, Ltd. | Process for fabricating semiconductor device |
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---|---|---|---|
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