JPH11327701A - マイクロコンピュ−タ装置 - Google Patents
マイクロコンピュ−タ装置Info
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- JPH11327701A JPH11327701A JP10138805A JP13880598A JPH11327701A JP H11327701 A JPH11327701 A JP H11327701A JP 10138805 A JP10138805 A JP 10138805A JP 13880598 A JP13880598 A JP 13880598A JP H11327701 A JPH11327701 A JP H11327701A
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- signal
- circuit
- reset signal
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Abstract
(57)【要約】
【課題】 レギュレータ動作または停止時にもＣＰＵが
暴走することなく、且つ、ユーザの使用可能な接続端子
を少なくせずに、レギュレータの制御を可能にする。 【解決手段】 レギュレータ１が電源端子に印加した電
圧を降圧して内部回路に供給し、且つ、制御信号により
動作または停止が切り替える。カウンタ２が、入力され
るリセット信号がインアクティブ時に停止し、且つ、ア
クティブ時にクロック端子からの信号でカウント動作を
開始し、このカウンタ２がカウントした所定ビット信号
とリセット信号のアクティブレベル幅を判定した結果の
動作制御信号をパルス幅判定回路３１がレギュレータ１
へ出力して動作または停止を制御する。外部電源端子に
印加される電圧を降圧して内部回路に供給するレギュレ
ータ１の動作または停止の切り替えが、リセット信号入
力端子に入力されるリセット信号のアクティブレベル幅
の長短で制御される。
暴走することなく、且つ、ユーザの使用可能な接続端子
を少なくせずに、レギュレータの制御を可能にする。 【解決手段】 レギュレータ１が電源端子に印加した電
圧を降圧して内部回路に供給し、且つ、制御信号により
動作または停止が切り替える。カウンタ２が、入力され
るリセット信号がインアクティブ時に停止し、且つ、ア
クティブ時にクロック端子からの信号でカウント動作を
開始し、このカウンタ２がカウントした所定ビット信号
とリセット信号のアクティブレベル幅を判定した結果の
動作制御信号をパルス幅判定回路３１がレギュレータ１
へ出力して動作または停止を制御する。外部電源端子に
印加される電圧を降圧して内部回路に供給するレギュレ
ータ１の動作または停止の切り替えが、リセット信号入
力端子に入力されるリセット信号のアクティブレベル幅
の長短で制御される。
Description
【０００１】
【発明の属する技術分野】この発明は、外部電源端子に
印加される電圧を低下して内部回路に供給する定電圧出
力回路（適宜、レギュレータと称する）を備えるマイク
ロコンピュータ装置に関し、詳細には、レギュレータの
動作または停止を、リセット入力端子に入力されるリセ
ット信号のアクティブレベル幅の長短で切り替えるマイ
クロコンピュータ装置に関する。
印加される電圧を低下して内部回路に供給する定電圧出
力回路（適宜、レギュレータと称する）を備えるマイク
ロコンピュータ装置に関し、詳細には、レギュレータの
動作または停止を、リセット入力端子に入力されるリセ
ット信号のアクティブレベル幅の長短で切り替えるマイ
クロコンピュータ装置に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータ装置を使用
した電子機器では、多機能化および省電力化が進展して
いる。また電子機器の小型化によって電子部品が放射す
るノイズによる他の部品および機器での誤動作が問題と
なっている。したがって、マイクロコンピュータ装置に
は、ＣＰＵ処理の高速化や低消費電力化、さらに動作中
の放射ノイズを抑える低ノイズ化が要求される。この低
消費電力化および低ノイズ対策のため、内部にレギュレ
ータを搭載したマイクロコンピュータ装置が知られてい
る。このレギュレータで内部電源電圧を外部電源電圧よ
りも低下させている。これによりマイクロコンピュータ
装置の動作電圧が低下して消費電流が低減し、さらに内
部信号の振幅値が小さくなることから放射ノイズを低減
できるようになっている。
した電子機器では、多機能化および省電力化が進展して
いる。また電子機器の小型化によって電子部品が放射す
るノイズによる他の部品および機器での誤動作が問題と
なっている。したがって、マイクロコンピュータ装置に
は、ＣＰＵ処理の高速化や低消費電力化、さらに動作中
の放射ノイズを抑える低ノイズ化が要求される。この低
消費電力化および低ノイズ対策のため、内部にレギュレ
ータを搭載したマイクロコンピュータ装置が知られてい
る。このレギュレータで内部電源電圧を外部電源電圧よ
りも低下させている。これによりマイクロコンピュータ
装置の動作電圧が低下して消費電流が低減し、さらに内
部信号の振幅値が小さくなることから放射ノイズを低減
できるようになっている。
【０００３】一方、ＣＰＵでの高速データ処理のために
は、動作電圧を下げることはできず、レギュレータによ
る電圧低下ができない。この相反する矛盾を解決するた
め、現状では電子機器によって、低消費電力化または低
ノイズ化が優先される場合は、搭載しているレギュレー
タを動作させ、またＣＰＵでの高速データ処理を優先す
る場合は搭載しているレギュレータの動作を停止させて
いる。
は、動作電圧を下げることはできず、レギュレータによ
る電圧低下ができない。この相反する矛盾を解決するた
め、現状では電子機器によって、低消費電力化または低
ノイズ化が優先される場合は、搭載しているレギュレー
タを動作させ、またＣＰＵでの高速データ処理を優先す
る場合は搭載しているレギュレータの動作を停止させて
いる。
【０００４】従来、このようなレギュレータの動作また
は停止を設定する例として、特開平５−１０８１９３号
公報例に開示されている制御用レジスタを設けた構成や
専用に外部端子を設けた構成が知られている。
は停止を設定する例として、特開平５−１０８１９３号
公報例に開示されている制御用レジスタを設けた構成や
専用に外部端子を設けた構成が知られている。
【０００５】図４に示す例は、制御用レジスタを設けた
構成例であり、クロック信号入力端子に入力されたクロ
ック信号を、分周回路４１が動作制御信号で分周したシ
ステムクロック信号を生成してＣＰＵ４２に供給してい
る。ＣＰＵ４２が書き込み制御信号をレジスタ４３に出
力する。レジスタ４３からの書き込み制御信号が、分周
回路４１およびレギュレータ４４に出力される。レギュ
レータ４４は低消費電力化または低ノイズ化が優先され
る場合は動作し、この反対にＣＰＵ４２での高速データ
処理を優先する場合はレギュレータ４４の動作を停止す
るようにしている。
構成例であり、クロック信号入力端子に入力されたクロ
ック信号を、分周回路４１が動作制御信号で分周したシ
ステムクロック信号を生成してＣＰＵ４２に供給してい
る。ＣＰＵ４２が書き込み制御信号をレジスタ４３に出
力する。レジスタ４３からの書き込み制御信号が、分周
回路４１およびレギュレータ４４に出力される。レギュ
レータ４４は低消費電力化または低ノイズ化が優先され
る場合は動作し、この反対にＣＰＵ４２での高速データ
処理を優先する場合はレギュレータ４４の動作を停止す
るようにしている。
【０００６】なお、このような制御用レジスタを用いて
動作または停止を切り替える構成では、ＣＰＵの暴走す
るおそれがある。これは、通常、レギュレータ出力電圧
がＣＰＵや他の周辺回路が動作する最低電圧に設定され
ているためである。即ち、低消費電力化や低ノイズ化の
ために、可能な限り内部電源電圧を低下させている。例
えば、ＣＰＵ動作によってレギュレータの動作または停
止を切り替える場合、停止状態から動作状態に遷移する
過渡状態において、レギュレータの出力電圧が不安定に
なるためである。
動作または停止を切り替える構成では、ＣＰＵの暴走す
るおそれがある。これは、通常、レギュレータ出力電圧
がＣＰＵや他の周辺回路が動作する最低電圧に設定され
ているためである。即ち、低消費電力化や低ノイズ化の
ために、可能な限り内部電源電圧を低下させている。例
えば、ＣＰＵ動作によってレギュレータの動作または停
止を切り替える場合、停止状態から動作状態に遷移する
過渡状態において、レギュレータの出力電圧が不安定に
なるためである。
【０００７】
【発明が解決しようとする課題】このように上記した従
来例では、レギュレータの動作または停止を切り替える
場合に出力電圧が不安定になることがある。そのためレ
ギュレータの出力電圧をＣＰＵ、周辺回路の最低動作電
圧に設定していると、レギュレータ電圧が、その最低電
圧を下回ってしまう場合がある。この場合、ＣＰＵが暴
走することがある。この暴走を回避するために、レギュ
レータの設定電圧を、ＣＰＵおよび周辺回路の最低動作
電圧より多少高く設定して、マージンを有した設計を行
う必要がある。
来例では、レギュレータの動作または停止を切り替える
場合に出力電圧が不安定になることがある。そのためレ
ギュレータの出力電圧をＣＰＵ、周辺回路の最低動作電
圧に設定していると、レギュレータ電圧が、その最低電
圧を下回ってしまう場合がある。この場合、ＣＰＵが暴
走することがある。この暴走を回避するために、レギュ
レータの設定電圧を、ＣＰＵおよび周辺回路の最低動作
電圧より多少高く設定して、マージンを有した設計を行
う必要がある。
【０００８】また専用端子を設けてレギュレータの動作
または停止を切り替える構成では、上記説明のような過
渡的な電圧低下の問題は回避できるが、ユーザが使用可
能な接続端子の本数が少なくなることから、多機能化を
求められているマイクロコンピュータ装置としては極め
て使用し難い状態になってしまう。
または停止を切り替える構成では、上記説明のような過
渡的な電圧低下の問題は回避できるが、ユーザが使用可
能な接続端子の本数が少なくなることから、多機能化を
求められているマイクロコンピュータ装置としては極め
て使用し難い状態になってしまう。
【０００９】この発明は、上述の事情に鑑みてなされた
もので、外部電源端子に印加される電圧を低下して内部
回路に供給する定電圧出力回路の動作または停止の切り
替えが、リセット入力端子に入力するリセット信号のア
クティブレベル幅の長短で制御できるようになり、レギ
ュレータ動作または停止時にも出力電圧が低下せずに、
低消費電流化及び低ノイズ化が可能になるとともに、Ｃ
ＰＵが暴走するおそれがなくなり、且つ、ユーザ使用可
能な端子を減らすことなく定電圧出力回路の動作制御が
できるマイクロコンピュータ装置を提供することを目的
としている。
もので、外部電源端子に印加される電圧を低下して内部
回路に供給する定電圧出力回路の動作または停止の切り
替えが、リセット入力端子に入力するリセット信号のア
クティブレベル幅の長短で制御できるようになり、レギ
ュレータ動作または停止時にも出力電圧が低下せずに、
低消費電流化及び低ノイズ化が可能になるとともに、Ｃ
ＰＵが暴走するおそれがなくなり、且つ、ユーザ使用可
能な端子を減らすことなく定電圧出力回路の動作制御が
できるマイクロコンピュータ装置を提供することを目的
としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明のマイクロコンピュータ装置では、電源端子
に印加した電圧を降圧して内部回路に供給し、且つ、制
御信号により動作または停止を切り替える定電圧出力手
段と、入力されるリセット信号がインアクティブ時に停
止し、且つ、アクティブ時にクロック端子からのクロッ
ク信号でカウント動作を開始する計数手段と、前記計数
手段がカウントした所定ビット信号とリセット信号のア
クティブレベル幅を判定した結果の動作制御信号を前記
定電圧出力手段へ出力して動作または停止を制御するた
めのパルス幅判定手段とを備えることを特徴とする。
に、本発明のマイクロコンピュータ装置では、電源端子
に印加した電圧を降圧して内部回路に供給し、且つ、制
御信号により動作または停止を切り替える定電圧出力手
段と、入力されるリセット信号がインアクティブ時に停
止し、且つ、アクティブ時にクロック端子からのクロッ
ク信号でカウント動作を開始する計数手段と、前記計数
手段がカウントした所定ビット信号とリセット信号のア
クティブレベル幅を判定した結果の動作制御信号を前記
定電圧出力手段へ出力して動作または停止を制御するた
めのパルス幅判定手段とを備えることを特徴とする。
【００１１】また本発明では前記計数手段を、リセット
信号の入力中に発振回路の安定時間を確保するために、
オーバフロー信号発生により発振安定時間の経過が、中
央演算装置を含む周辺回路に示される発振安定用カウン
タと兼用したことを特徴とする。
信号の入力中に発振回路の安定時間を確保するために、
オーバフロー信号発生により発振安定時間の経過が、中
央演算装置を含む周辺回路に示される発振安定用カウン
タと兼用したことを特徴とする。
【００１２】さらに本発明は前記計数手段でカウントす
る所定ビット数信号が、少なくとも２ビットであること
を特徴とし、前記入力されるリセット信号のノイズを除
去してパルス幅判定手段へ出力するノイズ除去手段をさ
らに備えることを特徴とする。
る所定ビット数信号が、少なくとも２ビットであること
を特徴とし、前記入力されるリセット信号のノイズを除
去してパルス幅判定手段へ出力するノイズ除去手段をさ
らに備えることを特徴とする。
【００１３】また本発明は前記パルス幅判定手段が、リ
セット信号の立ち下がりを検出したラッチ初期化信号を
出力する立ち下がりエッジ検出回路と、計数手段からの
最上位ビットの立ち上がりによりセットされ、且つ、前
記立ち下がりエッジ検出回路からのラッチ初期化信号で
リセットされてタイマＯＶＦ信号を出力する一方のラッ
チ回路と、前記一方のラッチ回路からのタイマＯＶＦ信
号と計数手段からの最上位ビット以外の任意ビットとの
論理積処理の立ち上がりでセットされ、且つ、前記立ち
下がりエッジ検出回路からのラッチ初期化信号でリセッ
トされた動作制御信号を定電圧出力手段へ出力する他方
のラッチ回路と、前記一方のラッチ回路からのタイマＯ
ＶＦ信号と計数手段からの最上位ビット以外の任意ビッ
トとの論理積信号を、前記他方のラッチ回路へ出力する
ＡＮＤ回路とを備えることを特徴とする。
セット信号の立ち下がりを検出したラッチ初期化信号を
出力する立ち下がりエッジ検出回路と、計数手段からの
最上位ビットの立ち上がりによりセットされ、且つ、前
記立ち下がりエッジ検出回路からのラッチ初期化信号で
リセットされてタイマＯＶＦ信号を出力する一方のラッ
チ回路と、前記一方のラッチ回路からのタイマＯＶＦ信
号と計数手段からの最上位ビット以外の任意ビットとの
論理積処理の立ち上がりでセットされ、且つ、前記立ち
下がりエッジ検出回路からのラッチ初期化信号でリセッ
トされた動作制御信号を定電圧出力手段へ出力する他方
のラッチ回路と、前記一方のラッチ回路からのタイマＯ
ＶＦ信号と計数手段からの最上位ビット以外の任意ビッ
トとの論理積信号を、前記他方のラッチ回路へ出力する
ＡＮＤ回路とを備えることを特徴とする。
【００１４】さらに本発明は前記リセット信号のアクテ
ィブレベル幅を判定した結果の動作制御信号が、定電圧
出力手段を動作状態にするものであり、且つ、このリセ
ット信号のアクティブレベル幅が、最上位ビットセット
時間と最上位以外の任意ビットセット時間との加算値よ
り小さい値であることを特徴とする。
ィブレベル幅を判定した結果の動作制御信号が、定電圧
出力手段を動作状態にするものであり、且つ、このリセ
ット信号のアクティブレベル幅が、最上位ビットセット
時間と最上位以外の任意ビットセット時間との加算値よ
り小さい値であることを特徴とする。
【００１５】また本発明は前記リセット信号のアクティ
ブレベル幅を判定した結果の動作制御信号が、定電圧出
力手段を動作状態にするものであり、且つ、このリセッ
ト信号のアクティブレベル幅が、最上位ビットセット時
間と最上位以外の任意ビットセット時間との加算値より
大きい値であることを特徴とする。
ブレベル幅を判定した結果の動作制御信号が、定電圧出
力手段を動作状態にするものであり、且つ、このリセッ
ト信号のアクティブレベル幅が、最上位ビットセット時
間と最上位以外の任意ビットセット時間との加算値より
大きい値であることを特徴とする。
【００１６】このような発明のマイクロコンピュータ装
置では、リセット信号入力端子に入力するリセット信号
のアクティブレベル幅によって、定電圧出力回路の動作
または停止を、切り替えているため、従来例のようにＣ
ＰＵの命令実行で定電圧出力回路に対する動作制御用レ
ジスタにデータを設定せずに定電圧出力回路の動作また
は停止の切り替えが出来るようになる。
置では、リセット信号入力端子に入力するリセット信号
のアクティブレベル幅によって、定電圧出力回路の動作
または停止を、切り替えているため、従来例のようにＣ
ＰＵの命令実行で定電圧出力回路に対する動作制御用レ
ジスタにデータを設定せずに定電圧出力回路の動作また
は停止の切り替えが出来るようになる。
【００１７】また切り替えタイミングでは、ＣＰＵや他
の周辺回路が動作しておらず、即ち、リセット信号の入
力中であるため切り替えの過渡状態で瞬間的に定電圧出
力回路の出力電圧が低下した場合でも、ＣＰＵが暴走す
るおそれがなくなる。
の周辺回路が動作しておらず、即ち、リセット信号の入
力中であるため切り替えの過渡状態で瞬間的に定電圧出
力回路の出力電圧が低下した場合でも、ＣＰＵが暴走す
るおそれがなくなる。
【００１８】さらに定電圧出力回路の出力電圧をＣＰＵ
および周辺回路が動作できる最低電圧に設定できるた
め、従来のマイクロコンピュータ装置に比較して低消費
電流化、低ノイズ化を図ることができる。
および周辺回路が動作できる最低電圧に設定できるた
め、従来のマイクロコンピュータ装置に比較して低消費
電流化、低ノイズ化を図ることができる。
【００１９】また定電圧出力回路に対する動作制御用端
子を設ける必要がなく、外部端子が他の機能設定用の端
子として有効に活用できるようになる。
子を設ける必要がなく、外部端子が他の機能設定用の端
子として有効に活用できるようになる。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。
の実施の形態について説明する。
【００２１】図１は、この発明のマイクロコンピュータ
装置の実施形態の構成を示すブロック図である。
装置の実施形態の構成を示すブロック図である。
【００２２】このマイクロコンピュータ装置は、クロッ
クゼネレータなどからのクロック信号が入力されるクロ
ック入力端子Ｔ１と、リセット信号が入力されるリセッ
ト信号入力端子Ｔ２と、外部電源電圧が印加される外部
電源端子Ｔ３とを有している。さらに動作制御信号２７
で動作または停止の制御が可能なレギュレータ１と、内
部リセット信号２２でカウント開始または停止クリアの
制御が可能なカウンタ（計数手段）２と、リセット信号
入力端子Ｔ２からのリセット信号２１のノイズを除去し
た内部リセット信号２２を出力するノイズ除去回路７と
を有している。またカウンタ２でのカウントにおける最
上位ビットであるｍビット信号２９と最上位ビット以外
の任意ビットであるｎビット信号２８とを入力してリセ
ット信号２１のアクティブレベル幅を検出するパルス幅
判定回路３１を有している。
クゼネレータなどからのクロック信号が入力されるクロ
ック入力端子Ｔ１と、リセット信号が入力されるリセッ
ト信号入力端子Ｔ２と、外部電源電圧が印加される外部
電源端子Ｔ３とを有している。さらに動作制御信号２７
で動作または停止の制御が可能なレギュレータ１と、内
部リセット信号２２でカウント開始または停止クリアの
制御が可能なカウンタ（計数手段）２と、リセット信号
入力端子Ｔ２からのリセット信号２１のノイズを除去し
た内部リセット信号２２を出力するノイズ除去回路７と
を有している。またカウンタ２でのカウントにおける最
上位ビットであるｍビット信号２９と最上位ビット以外
の任意ビットであるｎビット信号２８とを入力してリセ
ット信号２１のアクティブレベル幅を検出するパルス幅
判定回路３１を有している。
【００２３】図１中のパルス幅判定回路３１は、ノイズ
除去回路７が出力する内部リセット信号２２の立ち下が
り（後縁）を検出したパルス状のラッチ初期化信号２３
を出力する立ち下がりエッジ検出回路８と、カウンタ２
からのｍビット信号２９の立ち上がりでセット（ハイレ
ベル）され、且つ、ラッチ初期化信号２３でリセット
（ローレベル）され、この処理出力のタイマＯＶＦ信号
を出力するラッチ回路３とを有している。
除去回路７が出力する内部リセット信号２２の立ち下が
り（後縁）を検出したパルス状のラッチ初期化信号２３
を出力する立ち下がりエッジ検出回路８と、カウンタ２
からのｍビット信号２９の立ち上がりでセット（ハイレ
ベル）され、且つ、ラッチ初期化信号２３でリセット
（ローレベル）され、この処理出力のタイマＯＶＦ信号
を出力するラッチ回路３とを有している。
【００２４】さらにパルス幅判定回路３１は、ラッチ回
路３からのタイマＯＶＦ信号２６とｎビット信号２８と
の論理積処理の立ち上がりでセット（ハイレベル）さ
れ、且つ、ラッチ初期化信号２３でリセット（ローレベ
ル）されて生成した動作制御信号２７をレギュレータ１
へ出力するラッチ回路４と、ラッチ回路３からのタイマ
ＯＶＦ信号２６とｎビット信号２８との論理積信号をラ
ッチ回路４に出力するＡＮＤ回路５とで構成されてい
る。
路３からのタイマＯＶＦ信号２６とｎビット信号２８と
の論理積処理の立ち上がりでセット（ハイレベル）さ
れ、且つ、ラッチ初期化信号２３でリセット（ローレベ
ル）されて生成した動作制御信号２７をレギュレータ１
へ出力するラッチ回路４と、ラッチ回路３からのタイマ
ＯＶＦ信号２６とｎビット信号２８との論理積信号をラ
ッチ回路４に出力するＡＮＤ回路５とで構成されてい
る。
【００２５】なお、マイクロコンピュータ装置は通常Ｃ
ＰＵや周辺回路などのユニットを内蔵しているが、これ
らのユニットについては、その構成および以下での説明
を省略する。
ＰＵや周辺回路などのユニットを内蔵しているが、これ
らのユニットについては、その構成および以下での説明
を省略する。
【００２６】以下、この実施形態の動作について説明す
る。
る。
【００２７】まず、図１の各部の動作を説明する。
【００２８】レギュレータ１はパルス幅判定回路３１が
出力する動作制御信号２７により動作し、または停止す
る。レギュレータ１には動作時に外部電源端子Ｔ３に印
加された外部電源電圧２０が入力され、ここで低下した
内部電源電圧３０をＣＰＵおよび周辺回路（図示せず）
へ印加する。またレギュレータ１の停止時には、外部電
源電圧２０を低下しない内部電源電圧３０を供給する。
出力する動作制御信号２７により動作し、または停止す
る。レギュレータ１には動作時に外部電源端子Ｔ３に印
加された外部電源電圧２０が入力され、ここで低下した
内部電源電圧３０をＣＰＵおよび周辺回路（図示せず）
へ印加する。またレギュレータ１の停止時には、外部電
源電圧２０を低下しない内部電源電圧３０を供給する。
【００２９】カウンタ２はノイズ除去回路７の出力であ
る内部リセット信号２２でカウント開始または停止クリ
アの制御が行われる。このカウント開始時はクロック入
力端子Ｔ１に入力されるクロック信号２４でカウントア
ップを行い、また停止クリア時はカウンタ２を初期化し
てカウントアップを停止する。カウンタ２は、カウント
した最上位ビット情報のｍビット信号２９をパルス幅判
定回路３１に出力する。またカウンタ２の最上位ビット
以外の任意ビット（１ビット）情報のｎビット信号２８
をパルス幅判定回路３１に出力する。
る内部リセット信号２２でカウント開始または停止クリ
アの制御が行われる。このカウント開始時はクロック入
力端子Ｔ１に入力されるクロック信号２４でカウントア
ップを行い、また停止クリア時はカウンタ２を初期化し
てカウントアップを停止する。カウンタ２は、カウント
した最上位ビット情報のｍビット信号２９をパルス幅判
定回路３１に出力する。またカウンタ２の最上位ビット
以外の任意ビット（１ビット）情報のｎビット信号２８
をパルス幅判定回路３１に出力する。
【００３０】ノイズ除去回路７はリセット信号入力端子
Ｔ２に入力されるリセット信号２１が入力され、ここで
ノイズ除去を行った後の内部リセット信号２２を、カウ
ンタ２、パルス幅判定回路３１，ＣＰＵおよび周辺回路
（図示せず）に出力する。
Ｔ２に入力されるリセット信号２１が入力され、ここで
ノイズ除去を行った後の内部リセット信号２２を、カウ
ンタ２、パルス幅判定回路３１，ＣＰＵおよび周辺回路
（図示せず）に出力する。
【００３１】パルス幅判定回路３１にはカウンタ２から
ｍビット信号２９およびｎビット信号２８が入力され、
ノイズ除去回路７から内部リセット信号２２が入力され
る。これらのｍビット信号２９，ｎビット信号２８およ
び内部リセット信号２２からタイマＯＶＦ信号２６およ
び動作制御信号２７を生成して、ラッチ回路３からタイ
マＯＶＦ信号２６を出力し、且つ、ラッチ回路４から動
作制御信号２７をレギュレータ１へ出力する。
ｍビット信号２９およびｎビット信号２８が入力され、
ノイズ除去回路７から内部リセット信号２２が入力され
る。これらのｍビット信号２９，ｎビット信号２８およ
び内部リセット信号２２からタイマＯＶＦ信号２６およ
び動作制御信号２７を生成して、ラッチ回路３からタイ
マＯＶＦ信号２６を出力し、且つ、ラッチ回路４から動
作制御信号２７をレギュレータ１へ出力する。
【００３２】このタイマＯＶＦ信号２６をＣＰＵおよび
周辺回路（図示せず）に出力し、また動作制御信号２７
をレギュレータ１に出力する。
周辺回路（図示せず）に出力し、また動作制御信号２７
をレギュレータ１に出力する。
【００３３】次に、全体動作について説明する。
【００３４】リセット信号入力端子Ｔ２に入力されるリ
セット信号２１がアクティブになり、ノイズ除去回路７
でノイズが除去された内部リセット信号２２がローレベ
ルになるとカウンタ２が動作を開始する。次に、リセッ
ト信号２１がインアクティブになり内部リセット信号２
２がハイレベルになると、カウンタ２のカウント動作が
停止する。パルス幅判定回路３１はカウンタ２のカウン
ト情報からリセット信号２１のアクティブレベル幅を判
定し、その結果に基づいた動作制御信号２７を出力す
る。レギュレータ１は動作制御信号２７により動作また
は停止を切り替える。即ち、リセット信号２１のアクテ
ィブレベル幅でレギュレータ１の動作制御が行われる。
セット信号２１がアクティブになり、ノイズ除去回路７
でノイズが除去された内部リセット信号２２がローレベ
ルになるとカウンタ２が動作を開始する。次に、リセッ
ト信号２１がインアクティブになり内部リセット信号２
２がハイレベルになると、カウンタ２のカウント動作が
停止する。パルス幅判定回路３１はカウンタ２のカウン
ト情報からリセット信号２１のアクティブレベル幅を判
定し、その結果に基づいた動作制御信号２７を出力す
る。レギュレータ１は動作制御信号２７により動作また
は停止を切り替える。即ち、リセット信号２１のアクテ
ィブレベル幅でレギュレータ１の動作制御が行われる。
【００３５】パルス幅判定回路３１では、立ち下がりエ
ッジ検出回路８に内部リセット信号２２が入力される。
この内部リセット信号２２の立ち下がり（後縁）をエッ
ジ検出回路８が検出するとパルス状のラッチ初期化信号
２３をラッチ回路３，４に出力する。ラッチ回路３はｍ
ビット信号２９の立ち上がりでセット（ハイレベル）さ
れ、またラッチ初期化信号２３でリセット（ローレベ
ル）される。この処理出力がタイマＯＶＦ信号となる。
ラッチ回路４は、タイマＯＶＦ信号２６とｎビット信号
２８との論理積処理によるＡＮＤ回路５の立ち上がりに
よりセット（ハイレベル）され、またラッチ初期化信号
２３でリセット（ローレベル）される。この出力が動作
制御信号２７となる。
ッジ検出回路８に内部リセット信号２２が入力される。
この内部リセット信号２２の立ち下がり（後縁）をエッ
ジ検出回路８が検出するとパルス状のラッチ初期化信号
２３をラッチ回路３，４に出力する。ラッチ回路３はｍ
ビット信号２９の立ち上がりでセット（ハイレベル）さ
れ、またラッチ初期化信号２３でリセット（ローレベ
ル）される。この処理出力がタイマＯＶＦ信号となる。
ラッチ回路４は、タイマＯＶＦ信号２６とｎビット信号
２８との論理積処理によるＡＮＤ回路５の立ち上がりに
よりセット（ハイレベル）され、またラッチ初期化信号
２３でリセット（ローレベル）される。この出力が動作
制御信号２７となる。
【００３６】従って、レギュレータ１の動作または停止
を制御する場合、専用の制御端子を備える必要がなくな
る。さらに図示しないＣＰＵ（マイクロコンピュータ装
置内部にある中央処理装置）が、従来例で説明したよう
な命令実行によりレギュレータ動作制御用のレジスタに
値を設定する処理などが不要になる。
を制御する場合、専用の制御端子を備える必要がなくな
る。さらに図示しないＣＰＵ（マイクロコンピュータ装
置内部にある中央処理装置）が、従来例で説明したよう
な命令実行によりレギュレータ動作制御用のレジスタに
値を設定する処理などが不要になる。
【００３７】以下、上記動作の要部を詳細に説明する。
【００３８】図２はレギュレータ１の動作状態のタイミ
ングチャートである。
ングチャートである。
【００３９】レギュレータ１の動作または停止は、リセ
ット信号２１のアクティブレベル幅で行うため、リセッ
ト信号２１のアクティブ（ローレベル）以後からの動作
について説明する。
ット信号２１のアクティブレベル幅で行うため、リセッ
ト信号２１のアクティブ（ローレベル）以後からの動作
について説明する。
【００４０】リセット信号２１がアクティブ（ローレベ
ル）になるとノイズ除去回路７での遅延を経て内部リセ
ット信号２２がアクティブ（ローレベル）になる。内部
リセット信号２２がアクティブ（ローレベル）になる
と、カウンタ２がクロック信号２４によりカウントアッ
プを開始するとともに、パルス幅判定回路３１の立ち下
がりエッジ検出回路８がパルス状のラッチ初期化信号２
３を出力する。
ル）になるとノイズ除去回路７での遅延を経て内部リセ
ット信号２２がアクティブ（ローレベル）になる。内部
リセット信号２２がアクティブ（ローレベル）になる
と、カウンタ２がクロック信号２４によりカウントアッ
プを開始するとともに、パルス幅判定回路３１の立ち下
がりエッジ検出回路８がパルス状のラッチ初期化信号２
３を出力する。
【００４１】ラッチ初期化信号２３が出力されると、ラ
ッチ回路３およびラッチ回路４は出力をクリア（ローレ
ベル）するため、タイマＯＶＦ信号２６と動作制御信号
２７はローレベルになる。その後カウンタ２がカウント
アップしてｎビット信号２８がハイレベルになる。
ッチ回路３およびラッチ回路４は出力をクリア（ローレ
ベル）するため、タイマＯＶＦ信号２６と動作制御信号
２７はローレベルになる。その後カウンタ２がカウント
アップしてｎビット信号２８がハイレベルになる。
【００４２】この処理時点では、まだｍビット信号２９
はローレベルであるので、ＡＮＤ回路５の出力もローレ
ベルとなりラッチ回路４の出力はセットされない。さら
にカウンタ２がカウントを続けてｍビット信号２９がハ
イレベルになると、ラッチ回路３がセットされタイマＯ
ＶＦ２６がハイレベルになる。これによりＡＮＤ回路５
の一方の入力がハイレベルになる。
はローレベルであるので、ＡＮＤ回路５の出力もローレ
ベルとなりラッチ回路４の出力はセットされない。さら
にカウンタ２がカウントを続けてｍビット信号２９がハ
イレベルになると、ラッチ回路３がセットされタイマＯ
ＶＦ２６がハイレベルになる。これによりＡＮＤ回路５
の一方の入力がハイレベルになる。
【００４３】ラッチ回路３がセットされるタイミングで
はｎビット信号２８がローレベルである。さらにカウン
トアップすると再びｎビット信号２８がハイレベルにな
り、ＡＮＤ回路５出力がハイレベルとなるためラッチ回
路４がセットされる。
はｎビット信号２８がローレベルである。さらにカウン
トアップすると再びｎビット信号２８がハイレベルにな
り、ＡＮＤ回路５出力がハイレベルとなるためラッチ回
路４がセットされる。
【００４４】これにより動作制御信号２７はハイレベル
になりレギュレータ１が動作状態になる。このように、
タイマＯＶＦ信号２６がハイレベルになった後、ｎビッ
ト信号２８がハイレベルになるまで内部リセット信号２
２がローレベルである場合、レギュレータ１は動作状態
になる。
になりレギュレータ１が動作状態になる。このように、
タイマＯＶＦ信号２６がハイレベルになった後、ｎビッ
ト信号２８がハイレベルになるまで内部リセット信号２
２がローレベルである場合、レギュレータ１は動作状態
になる。
【００４５】図３はレギュレータ１の停止状態のタイミ
ングチャートである。
ングチャートである。
【００４６】リセット信号２１にローレベルが入力して
からカウンタ２がカウントアップし、ｍビット信号２９
がハイレベルになりタイマＯＶＦ信号２６がセットされ
るまでは、上記のレギュレータ１の動作と同様であり、
その説明を省略する。
からカウンタ２がカウントアップし、ｍビット信号２９
がハイレベルになりタイマＯＶＦ信号２６がセットされ
るまでは、上記のレギュレータ１の動作と同様であり、
その説明を省略する。
【００４７】タイマＯＶＦ信号２６がセットした後のｎ
ビット信号２８がハイレベルになる前に内部リセット信
号２２がインアクティブレベル（ハイレベル）に変化す
る。この場合、動作制御信号２７はローレベルの状態の
ままとなり、レギュレータ１は停止状態となる。
ビット信号２８がハイレベルになる前に内部リセット信
号２２がインアクティブレベル（ハイレベル）に変化す
る。この場合、動作制御信号２７はローレベルの状態の
ままとなり、レギュレータ１は停止状態となる。
【００４８】このようにリセット信号入力端子Ｔ２に入
力するリセット信号２１のアクティブレベル幅の長短に
よって、レギュレータ１の動作または停止が制御され
る。ここでリセット信号２１のアクティブレベル幅とし
ては、レギュレータ１を動作状態にする場合は、「ｍビ
ット信号２９セット時間＋ｎビット信号２８セット時間
＜アクティブレベル幅」の条件となる。
力するリセット信号２１のアクティブレベル幅の長短に
よって、レギュレータ１の動作または停止が制御され
る。ここでリセット信号２１のアクティブレベル幅とし
ては、レギュレータ１を動作状態にする場合は、「ｍビ
ット信号２９セット時間＋ｎビット信号２８セット時間
＜アクティブレベル幅」の条件となる。
【００４９】またレギュレータ１を停止状態にする場合
は、「アクティブレベル幅＜ｍビット信号２９セット時
間＋ｎビット信号２８セット時間」の条件となる。
は、「アクティブレベル幅＜ｍビット信号２９セット時
間＋ｎビット信号２８セット時間」の条件となる。
【００５０】具体的にカウンタ２を８ビットで構成し、
ｎビットを６ビットに割り当て、且つ、クロック信号２
４の入力周波数を１ＭＨｚとした場合、レギュレータ１
を動作状態にするリセット信号２１のアクティブレベル
幅は数１で得られる。この場合、アクティブレベル幅は
１６０μｓ以上となる。 ｍビット信号２９セット時間＝１μｓ×１２８カウント ｎビット信号２８セット時間＝１μｓ×３２カウント
ｎビットを６ビットに割り当て、且つ、クロック信号２
４の入力周波数を１ＭＨｚとした場合、レギュレータ１
を動作状態にするリセット信号２１のアクティブレベル
幅は数１で得られる。この場合、アクティブレベル幅は
１６０μｓ以上となる。 ｍビット信号２９セット時間＝１μｓ×１２８カウント ｎビット信号２８セット時間＝１μｓ×３２カウント
【００５１】
【数１】 （１μｓ×１２８）＋（１μｓ×３２）＝１６０μｓ なお、上記実施形態でのカウンタ２は、単にレギュレー
タ１の動作または停止を制御する動作制御信号２７を生
成するためのカウンタであるが、このカウンタは従来の
マイクロコンピュータ装置に内蔵している発振安定用カ
ウンタで代用することができる。この発振安定用カウン
タはリセット信号入力中に発振回路の安定時間を確保す
るためのカウンタであり、カウンタのオーバフロー信号
発生により発振安定時間の経過をＣＰＵおよび他の周辺
回路に通知するための周知の回路である。
タ１の動作または停止を制御する動作制御信号２７を生
成するためのカウンタであるが、このカウンタは従来の
マイクロコンピュータ装置に内蔵している発振安定用カ
ウンタで代用することができる。この発振安定用カウン
タはリセット信号入力中に発振回路の安定時間を確保す
るためのカウンタであり、カウンタのオーバフロー信号
発生により発振安定時間の経過をＣＰＵおよび他の周辺
回路に通知するための周知の回路である。
【００５２】このように発振安定用カウンタを、この実
施形態のカウンタ２と兼用した場合、レギュレータ１の
動作または停止指定を行うリセット信号２１のアクティ
ブレベル幅は以下のようになる。リセット信号２１は必
ず発振安定時間以上アクティブレベルを入力する必要が
ある。レギュレータ１を動作状態にする場合、「ｍビッ
ト信号２９セット時間＋ｎビット信号２８セット時間＜
アクティブレベル幅」の条件であり、またレギュレータ
１を停止状態にする場合、「ｍビット信号２９セット時
間＜アクティブレベル幅＜ｍビット信号２９セット時間
＋ｎビット信号２８セット時間」の条件である。
施形態のカウンタ２と兼用した場合、レギュレータ１の
動作または停止指定を行うリセット信号２１のアクティ
ブレベル幅は以下のようになる。リセット信号２１は必
ず発振安定時間以上アクティブレベルを入力する必要が
ある。レギュレータ１を動作状態にする場合、「ｍビッ
ト信号２９セット時間＋ｎビット信号２８セット時間＜
アクティブレベル幅」の条件であり、またレギュレータ
１を停止状態にする場合、「ｍビット信号２９セット時
間＜アクティブレベル幅＜ｍビット信号２９セット時間
＋ｎビット信号２８セット時間」の条件である。
【００５３】上記の具体例では、レギュレータ１動作指
定時に、１６０μｓ以上のアクティブレベル幅を入力す
る。またレギュレータ１停止指定時は、１２８μｓ以上
１６０μｓ未満のアクティブレベル幅を入力する。両者
のアクティブレベル幅の差はｎビット信号２８のビット
位置により変更でき、またアクティブレベル幅の絶対値
を変更する時はカウンタ２のビット数を増加または減少
させることで対応できるため、外部のリセット信号出力
部（図示せず）の規格に合わせて任意の設計が可能にな
る。
定時に、１６０μｓ以上のアクティブレベル幅を入力す
る。またレギュレータ１停止指定時は、１２８μｓ以上
１６０μｓ未満のアクティブレベル幅を入力する。両者
のアクティブレベル幅の差はｎビット信号２８のビット
位置により変更でき、またアクティブレベル幅の絶対値
を変更する時はカウンタ２のビット数を増加または減少
させることで対応できるため、外部のリセット信号出力
部（図示せず）の規格に合わせて任意の設計が可能にな
る。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、リセット信号入力端子に入力するリセット信号のア
クティブレベル幅によって、定電圧出力回路の動作また
は停止を切り替えている。これによってレギュレータ動
作または停止時にも出力電圧が低下せずに、低消費電流
化、低ノイズ化が可能になるとともに、ＣＰＵが暴走す
る恐れがなくなり、且つ、ユーザが使用可能な接続端子
を減らすことなく定電圧出力回路の動作制御ができるよ
うになる。
ば、リセット信号入力端子に入力するリセット信号のア
クティブレベル幅によって、定電圧出力回路の動作また
は停止を切り替えている。これによってレギュレータ動
作または停止時にも出力電圧が低下せずに、低消費電流
化、低ノイズ化が可能になるとともに、ＣＰＵが暴走す
る恐れがなくなり、且つ、ユーザが使用可能な接続端子
を減らすことなく定電圧出力回路の動作制御ができるよ
うになる。
【図１】この発明のマイクロコンピュータ装置の実施形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】実施形態においてレギュレータの動作状態のタ
イミングチャートである。
イミングチャートである。
【図３】実施形態においてレギュレータの停止状態のタ
イミングチャートである。
イミングチャートである。
【図４】従来例のマイクロコンピュータ装置の構成を示
すブロック図である。
すブロック図である。
１ レギュレータ ２ カウンタ ３，４ ラッチ回路 ５ ＡＮＤ回路 ７ ノイズ除去回路 ８ エッジ検出回路 ２０ 外部電源電圧 ２１ リセット信号 ２２ 内部リセット信号 ２６ タイマＯＶＦ信号 ２７ 動作制御信号 ３１ パルス幅判定回路
Claims (7)
- 【請求項１】 電源端子に印加した電圧を降圧して内部
回路に供給し、且つ、制御信号により動作または停止を
切り替える定電圧出力手段と、 入力されるリセット信号がインアクティブ時に停止し、
且つ、アクティブ時にクロック端子からのクロック信号
でカウント動作を開始する計数手段と、 前記計数手段がカウントした所定ビット数信号とリセッ
ト信号のアクティブレベル幅を判定した結果の動作制御
信号を前記定電圧出力手段へ出力して動作または停止を
制御するためのパルス幅判定手段と、 を備えることを特徴とするマイクロコンピュータ装置。 - 【請求項２】 前記請求項１記載のマイクロコンピュー
タ装置において、 計数手段を、リセット信号の入力中に発振回路の安定時
間を確保するために、オーバフロー信号発生により発振
安定時間の経過が、中央演算装置を含む周辺回路に示さ
れる発振安定用カウンタと兼用したことを特徴とするマ
イクロコンピュータ装置。 - 【請求項３】 前記計数手段でカウントする所定ビット
数信号が、少なくとも２ビットであることを特徴とする
請求項１記載のマイクロコンピュータ装置。 - 【請求項４】 前記入力されるリセット信号のノイズを
除去してパルス幅判定手段へ出力するノイズ除去手段を
さらに備えることを特徴とする請求項１記載のマイクロ
コンピュータ装置。 - 【請求項５】 前記パルス幅判定手段が、 リセット信号の立ち下がりを検出したラッチ初期化信号
を出力する立ち下がりエッジ検出回路と、 計数手段からの最上位ビットの立ち上がりによりセット
され、且つ、前記立ち下がりエッジ検出回路からのラッ
チ初期化信号でリセットされてタイマＯＶＦ信号を出力
する一方のラッチ回路と、 前記一方のラッチ回路からのタイマＯＶＦ信号と計数手
段からの最上位ビット以外の任意ビットとの論理積処理
の立ち上がりでセットされ、且つ、前記立ち下がりエッ
ジ検出回路からのラッチ初期化信号でリセットされた動
作制御信号を定電圧出力手段へ出力する他方のラッチ回
路と、 前記一方のラッチ回路からのタイマＯＶＦ信号と前記計
数手段からの最上位ビット以外の任意ビットとの論理積
信号を、前記他方のラッチ回路へ出力するＡＮＤ回路
と、 を備えることを特徴とする請求項１記載のマイクロコン
ピュータ装置。 - 【請求項６】 前記リセット信号のアクティブレベル幅
を判定した結果の動作制御信号が、定電圧出力手段を動
作状態にするものであり、且つ、このリセット信号のア
クティブレベル幅が、最上位ビットセット時間と最上位
以外の任意ビットセット時間との加算値より小さい値で
あることを特徴とする請求項１記載のマイクロコンピュ
ータ装置。 - 【請求項７】 前記リセット信号のアクティブレベル幅
を判定した結果の動作制御信号が、定電圧出力手段を動
作状態にするものであり、且つ、このリセット信号のア
クティブレベル幅が、最上位ビットセット時間と最上位
以外の任意ビットセット時間との加算値より大きい値で
あることを特徴とする請求項１記載のマイクロコンピュ
ータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10138805A JPH11327701A (ja) | 1998-05-20 | 1998-05-20 | マイクロコンピュ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10138805A JPH11327701A (ja) | 1998-05-20 | 1998-05-20 | マイクロコンピュ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11327701A true JPH11327701A (ja) | 1999-11-30 |
Family
ID=15230659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10138805A Pending JPH11327701A (ja) | 1998-05-20 | 1998-05-20 | マイクロコンピュ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11327701A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008090592A (ja) * | 2006-10-02 | 2008-04-17 | Canon Inc | 電子機器 |
| US7516347B2 (en) | 2004-12-22 | 2009-04-07 | Samsung Electronics Co., Ltd | Electronic device having power-down mode and method of reducing power consumption |
| US20140313178A1 (en) * | 2004-10-18 | 2014-10-23 | Tamiras Per Pte. Ltd., Llc | Automatic Activity Detection in a Display Controller |
-
1998
- 1998-05-20 JP JP10138805A patent/JPH11327701A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140313178A1 (en) * | 2004-10-18 | 2014-10-23 | Tamiras Per Pte. Ltd., Llc | Automatic Activity Detection in a Display Controller |
| US10134354B2 (en) * | 2004-10-18 | 2018-11-20 | Tamiras Per Pte. Ltd., Llc | Automatic activity detection in a display controller |
| US7516347B2 (en) | 2004-12-22 | 2009-04-07 | Samsung Electronics Co., Ltd | Electronic device having power-down mode and method of reducing power consumption |
| JP2008090592A (ja) * | 2006-10-02 | 2008-04-17 | Canon Inc | 電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020402 |