JPH11274173A

JPH11274173A - 炭化珪素半導体装置の製造方法

Info

Publication number: JPH11274173A
Application number: JP10072364A
Authority: JP
Inventors: Yuichi Takeuchi; 有一竹内; Hidekazu Okuno; 英一奥野; Takeshi Yamamoto; 剛山本
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-03-20
Filing date: 1998-03-20
Publication date: 1999-10-08
Anticipated expiration: 2018-03-20
Also published as: JP3968860B2

Abstract

(57)【要約】【課題】ソース領域とベース領域とを正確な位置関係
で形成できるようにする。【解決手段】ｎ^-型炭化珪素エピ層２上にマスク材２
０を形成すると共に、このマスク材２０の所定領域に側
面が傾斜した開口部２０ａを形成し、この開口部２０ａ
よりイオン注入を行ってｐ^-型炭化珪素ベース領域３
ａ、３ｂと、該ｐ^-型炭化珪素ベース領域３ａ、３ｂよ
りも接合深さの浅いｎ⁺型ソース領域４ａ、４ｂを形成
する。このように、ｐ^-型炭化珪素ベース領域３ａ、３
ｂ及びｎ⁺型ソース領域４ａ、４ｂを同一のマスクで形
成することができるため、ｐ^-型炭化珪素ベース領域３
ａ、３ｂ及びｎ⁺型ソース領域４ａ、４ｂを自己整合的
に形成することができ、これらを正確な位置関係で形成
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。

【０００２】

【従来の技術】炭化珪素を用いたＭＯＳＦＥＴの製造に
関する従来の技術として、セルフアラインによりチャネ
ルを形成するための二重拡散技術が使えないという欠点
を回避する製造方法が、特開平６−１５１８６０号公報
に提案されている。図２４（ａ）〜（ｆ）にその製造工
程を示す。この製造工程は、ｎ型炭化珪素基板１０１の
表面を熱酸化してゲート酸化膜１０２を形成した後、多
結晶シリコン又は金属よりなる傾斜面１０４を有するゲ
ート電極１０３を形成する。その後、ゲート電極１０３
をマスクの一部としてｐ型、ｎ型の不純物イオンを注入
してｐベース領域１０６及びｎ⁺型ソース領域１０７を
形成するというものである。

【０００３】この方法は、注入の際のマスクとしてゲー
ト電極１０３を用いるセルフアライン技術を適用してい
るため高性能化が可能である。また、本出願人は、縦型
ＭＯＳＦＥＴのチャネル移動度を向上させてオン抵抗を
低減させる構造として、特願平９−２５９０７６号で出
願している。この縦型ＭＯＳＦＥＴのうち、プレーナ型
ＭＯＳＦＥＴを例として、その断面図を図２０に示し、
この図に基づいてプレーナ型縦型ＭＯＳＦＥＴの構造に
ついて説明する。

【０００４】ｎ⁺型炭化珪素半導体基板１は上面を主表
面１ａとし、主表面の反対面である下面を裏面１ｂとし
ている。このｎ⁺型炭化珪素半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有するｎ^-
型炭化珪素エピタキシャル層（以下、ｎ^-型炭化珪素エ
ピ層という）２が積層されている。このとき、ｎ⁺型炭
化珪素半導体基板１およびｎ^-型炭化珪素エピ層２の上
面を（０００１）Ｓｉ面としているが、ｎ⁺型炭化珪素
半導体基板１およびｎ^-型炭化珪素エピ層２の上面を
（１１２−０）ａ面としてもよい。つまり、（０００
１）Ｓｉ面を用いると低い表面状態密度が得られ、（１
１２−０）ａ面を用いると、低い表面状態密度で、かつ
完全にらせん転位の無い結晶が得られるためである。な
お、３°〜１０°程度の傾斜を設けたオフ基板を用いる
こともできる。

【０００５】ｎ^-型炭化珪素エピ層２の表層部における
所定領域には、所定深さを有するｐ ^-型炭化珪素ベース
領域３ａおよびｐ^-型炭化珪素ベース領域３ｂが離間し
て形成されている。また、ｐ^-型炭化珪素ベース領域３
ａの表層部における所定領域には、ベース領域３ａより
も浅いｎ⁺型ソース領域４ａが、また、ｐ^-型炭化珪素
ベース領域３ｂの表層部における所定領域には、ベース
領域３ｂよりも浅いｎ ⁺型ソース領域４ｂがそれぞれ形
成されている。

【０００６】ｐ^-型炭化珪素ベース領域３ａ、３ｂの中
央部には、ｎ⁺型ソース領域４ａ、４ｂと概ね重ならな
い位置に形成されたディープベース層３０ａ、３０ｂが
備えられている。このディープベース層３０ａ、３０ｂ
によりｐ^-型炭化珪素ベース領域３ａ、３ｂが部分的に
深くなっており、ディープベース層３０ａ、３０ｂの下
のｎ^-型炭化珪素エピ層２を薄くして、ｐ^-型炭化珪素
ベース領域３ａ、３ｂとｎ⁺型炭化珪素半導体基板１と
の距離が短くなるようにしている。

【０００７】このディープベース層３０ａ、３０ｂによ
って、ディープベース層３０ａ、３０ｂとｎ^-型炭化珪
素エピ層２との接合部における電界強度を高くして、こ
の部分でアバランシェブレークダウンし易くさせ、さら
に上記位置にディープベース層３０ａ、３０ｂを形成す
ることで寄生トランジスタを動作させにくい経路でサー
ジエネルギーが引き抜けるようにして、Ｌ負荷耐量を十
分に持たせられるようにしている。このような位置にデ
ィープベース層３０ａ、３０ｂを形成しているため、寄
生バイポーラトランジスタを動作させにくい経路でサー
ジエネルギーを引く抜けるようにできる。

【０００８】さらに、ｎ⁺型ソース領域４ａとｎ⁺型ソ
ース領域４ｂとの間におけるｎ^-型炭化珪素エピ層２お
よびｐ^-型炭化珪素ベース領域３ａ、３ｂの表面部には
ｎ^-型ＳｉＣ層５が延設されている。つまり、ｐ^-型炭
化珪素ベース領域３ａ、３ｂの表面部においてソース領
域４ａ、４ｂとｎ^-型炭化珪素エピ層２とを繋ぐように
ｎ^-型ＳｉＣ層５が配置されている。

【０００９】このｎ^-型ＳｉＣ層５は、エピタキシャル
成長にて形成されたものであり、エピタキシャル膜の結
晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシ
ャル層は下地の基板に関係なく各種の結晶を形成できる
ものである。このｎ^-型ＳｉＣ層５は、デバイスの動作
時にデバイス表面においてチャネル形成層として機能す
る。以下、このｎ^-型ＳｉＣ層５を表面チャネル層とい
う。

【００１０】表面チャネル層５のドーパント濃度は、１
×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度となっ
ており、かつ、ｎ^-型炭化珪素エピ層２及びｐ^-型炭化
珪素ベース領域３ａ、３ｂのドーパント濃度以下となっ
ている。これにより、低オン抵抗化が図られている。ま
た、ｐ^-型炭化珪素ベース領域３ａ、３ｂ、ｎ⁺型ソー
ス領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成さ
れている。

【００１１】表面チャネル層５の上面およびｎ⁺型ソー
ス領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸
化膜）７が形成されている。さらに、ゲート絶縁膜７の
上にはポリシリコンゲート電極８が形成されており、こ
のポリシリコンゲート電極８はＬＴＯ（ＬｏｗＴｅｍ
ｐｅｒａｔｕｒｅＯｘｉｄｅ）からなる絶縁膜９にて
覆われている。その上にはソース電極１０が形成され、
ソース電極１０はｎ⁺型ソース領域４ａ、４ｂおよびｐ
^-型炭化珪素ベース領域３ａ、３ｂと接している。ま
た、ｎ⁺型炭化珪素半導体基板１の裏面１ｂには、ドレ
イン電極１１が形成されている。

【００１２】次に、図２０に示すプレーナ型パワーＭＯ
ＳＦＥＴの製造工程を、図２１〜図２３を用いて説明す
る。〔図２１（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈ
または３Ｃ−ＳｉＣ基板、すなわちｎ⁺型炭化珪素半導
体基板１を用意する。ここで、ｎ⁺型炭化珪素半導体基
板１はその厚さが４００μｍであり、主表面１ａが（０
００１）Ｓｉ面、又は、（１１２−０）ａ面である。こ
の基板１の主表面１ａに厚さ５μｍのｎ^-型炭化珪素エ
ピ層２をエピタキシャル成長する。本例では、ｎ^-型炭
化珪素エピ層２は下地の基板１と同様の結晶が得られ、
ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。

【００１３】〔図２１（ｂ）に示す工程〕ｎ^-型炭化珪
素エピ層２の表面の所定領域にＬＴＯ膜２０を配置し、
これをマスクとしてｐ型不純物（例えば、ボロンやアル
ミニウム）をイオン注入して、ｐ ^-型炭化珪素ベース領
域３ａ、３ｂを形成する。このときのイオン注入条件
は、ボロン（Ｂ⁺）を注入する場合には、温度が７００
〜１０００℃で、ドーズ量が略１×１０¹⁵ｃｍ^-2として
いる。

【００１４】〔図２１（ｃ）に示す工程〕ＬＴＯ膜２０
を除去した後、エピタキシャル成長法によって、ｎ^-型
炭化珪素エピ層２の表層部及びｐ^-型炭化珪素ベース領
域３ａ、３ｂの上部に表面チャネル層５を成長させる。
このエピタキシャル成長のの際に実行する熱処理の温度
は１２００〜１５００℃で行っている。

【００１５】なお、このとき、プレーナ型パワーＭＯＳ
ＦＥＴをノーマリオフ型にするために、表面チャネル層
５の厚み（膜厚）は所望の厚みとしている。〔図２２（ａ）に示す工程〕表面チャネル層５の上の所
定領域にＬＴＯ膜２１を配置し、これをマスクとしてｎ
型不純物（例えば窒素（Ｎ⁺））をイオン注入し、ｎ⁺
型ソース領域４ａ、４ｂを形成する。このときのイオン
注入条件は、７００℃、ドーズ量は１×１０ ¹⁵ｃｍ^-2と
している。

【００１６】〔図２２（ｂ）に示す工程〕そして、ＬＴ
Ｏ膜２１を除去した後、フォトリソグラフィ法を用いて
表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置
し、これをマスクとしてＲＩＥによりｐ^-型炭化珪素ベ
ース領域３ａ、３ｂ上の表面チャネル層５を部分的にエ
ッチング除去する。

【００１７】〔図２２（ｃ）に示す工程〕さらに、ＬＴ
Ｏ膜２２をマスクにしてＢ⁺をイオン注入し、ディープ
ベース層３０ａ、３０ｂを形成する。これにより、ベー
ス領域３ａ、３ｂの一部が厚くなったものとなり、ディ
ープベース層３０ａ、３０ｂの下のｎ^-型炭化珪素エピ
層２における厚さが薄くなる。

【００１８】このディープベース層３０ａ、３０ｂは、
ｎ⁺型ソース領域４ａ、４ｂに重ならない部分に形成さ
れると共に、ｐ^-型炭化珪素ベース領域３ａ、３ｂのう
ちディープベース層３０ａ、３０ｂが形成された厚みが
厚くなった部分が、ディープベース層３０ａが形成され
ていない厚みの薄い部分よりも不純物濃度が濃く形成さ
れる。

【００１９】〔図２３（ａ）に示す工程〕ＬＴＯ膜２２
を除去した後、基板の上にウェット酸化によりゲート絶
縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気
温度は１０８０℃とする。その後、ゲート絶縁膜７の上
にポリシリコンゲート電極８をＬＰＣＶＤにより堆積す
る。このときの成膜温度は６００℃とする。

【００２０】〔図２３（ｂ）に示す工程〕引き続き、ポ
リシリコンゲート電極８の不要部分を除去した後、ＬＴ
Ｏよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。よ
り詳しくは、成膜温度は４２５℃であり、成膜後に１０
００℃のアニールを行う。このとき、アニール雰囲気ガ
スはＨ₂、Ｎ₂若しくはＡｒのいずれかとする。その
後、ゲート絶縁膜７と絶縁膜９の不要部分を除去し、コ
ンタクトホールを形成する。

【００２１】〔図２３（ｃ）に示す工程〕そして、室温
での金属スパッタリングによりソース電極１０及びドレ
イン電極１１を配置する。また、成膜後に１０００℃の
アニールを行う。このようにして、図２０に示す縦型パ
ワーＭＯＳＦＥＴが完成する。

【００２２】

【発明が解決しようとする課題】上述したように、特開
平６−１５１８６０号公報に示される方法によると、セ
ルフアラインが可能となり素子の高性能化を図ることが
可能となる。しかし、傾斜面１０４を有するゲート電極
１０３をイオン注入マスクとして用い、イオンの加速エ
ネルギーを制御することにより不純物のプロファイルを
制御しているため、原理的にその下部に位置するゲート
絶縁膜１０２にも直接イオン種が注入され、そのダメー
ジによりゲート絶縁膜１０２の樹目用が低下するといっ
た問題点があった。

【００２３】また、本出願人が先に出願した縦型パワー
ＭＯＳＦＥＴでは、ｐ^-型炭化珪素ベース領域３ａ、３
ｂとｎ⁺型ソース領域４ａ、４ｂとを別々のマスクで形
成していたため、アライメントずれが発生することが判
った。このアライメントずれはチャネル長のバラツキと
なるため、素子間の電気特性（しきい値電圧、耐圧、オ
ン抵抗等）のバラツキを大きくするという問題を発生さ
せてしまう。この問題は、特に微細パターンの素子を形
成する際に顕著に発生し、素子の微細化を困難にさせ
る。

【００２４】本発明は上記点に鑑みて成され、ソース領
域とベース領域とを正確な位置関係で形成できる炭化珪
素半導体装置の製造方法を提供することを目的とする。

【００２５】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、半導体層（２）上にマスク材（２０）を
形成すると共に、このマスク材の所定領域に側面が傾斜
した開口部を形成し、この開口部よりイオン注入を行っ
てベース領域（３ａ、３ｂ）と、ベース領域よりも接合
深さの浅いソース領域（４ａ、４ｂ）を形成することを
特徴としている。

【００２６】このように、側面が傾斜した開口部を有す
るマスク材をマスクとしてイオン注入を行った場合、イ
オン注入のエネルギーを変化させることにより、ベース
領域やソース領域を大きさ（幅）及び接合深さを変えて
形成することができる。この場合、ベース領域及びソー
ス領域を同一のマスクで形成することができるため、ベ
ース領域及びソース領域を自己整合的に形成することが
でき、これらを正確な位置関係で形成することができ
る。

【００２７】なお、請求項２に示すように、マスク材の
開口部の側面の傾斜角度を変化させることによって、ソ
ース領域の大きさを制御することができる。請求項３に
記載の発明においては、第１のマスク材（２２）の所定
領域に形成した第１の開口部（２２ａ）よりイオン注入
してベース領域（３ａ、３ｂ）を形成したのち、第１の
開口部を含む第１のマスク材の上に第２のマスク材（２
３）を成膜すると共に、該第２のマスク材を反応性イオ
ンエッチングで第１のマスク材が露出するまで除去して
第２の開口部（２３ａ）を形成し、さらにこの第２の開
口部よりイオン注入を行ってソース領域（４ａ、４ｂ）
を形成することを特徴としている。

【００２８】このように、第１の開口部を含む第１のマ
スク材の上に第２のマスク材を形成し、この第２のマス
ク材を反応性イオンエッチングによってエッチングバッ
クすれば、第２のマスク材に第１の開口部より等間隔分
だけ小さくなった第２の開口部を形成することができ
る。このため、第２の開口部よりイオン注入を行ってソ
ース領域を形成すれば、ベース領域及びソース領域を自
己整合的に形成することができる。これにより、請求項
１と同様の効果が得られる。

【００２９】なお、請求項４に示すように、第２のマス
ク材の膜厚を制御することにより、ソース領域の大きさ
を制御することをができる。つまり、第２のマスク材の
膜厚によって第２の開口部と第１の開口部との間の間隔
が設定されるため、第２のマスク材の膜厚に応じてソー
ス領域の大きさを変更できる。請求項５に記載の発明に
おいては、マスク材の所定領域に形成した開口部より、
斜めイオン注入を行ってベース領域（３ａ、３ｂ）を形
成し、さらに該開口部よりイオン注入を行ってベース領
域の中に該ベース領域よりも接合深さの浅いソース領域
（４ａ、４ｂ）を形成することを特徴としている。

【００３０】このように、開口部より斜めイオン注入を
行った場合には、開口部の開口端よりも所定距離深い位
置まで不純物が注入される。そして、ベース領域を斜め
イオン注入で形成し、ソース領域を通常のイオン注入
（若しくはイオン注入であってもベース領域を形成する
ときより小エネルギーのイオン注入）で形成するように
すれば、ソース領域をベース領域の表層部に形成するこ
とができる。これにより、ソース領域とベース領域を同
一マスクで形成できるため、ベース領域及びソース領域
を自己整合的に形成することができ、請求項１と同様の
効果が得られる。

【００３１】なお、請求項６に示すように、斜めイオン
注入の加速電圧及び角度を制御することにより、ベース
領域の大きさを制御することができる。請求項７に記載
の発明においては、半導体層（２）上に、第１、第２の
マスク材（４１、５１、４２、５２）を順に積層し、第
２のマスク材（４２、５２）に第１の開口部（５２ａ）
を設け、第１の開口部より第１のマスク材（４１、５
１）をエッチングして第１の開口部よりも大きな第２の
開口部（５１ａ）を設け、第１の開口部からイオン注入
を行ってソース領域（４ａ、４ｂ）を形成し、第２のマ
スク材を除去したのち、第２の開口部からイオン注入を
行ってベース領域（３ａ、３ｂ）を形成することを特徴
としている。

【００３２】このように、第２のマスク材に形成された
第１の開口部より、第１のマスク材のエッチングを行い
第１の開口部よりも大きな第２の開口部を形成すれば、
第２の開口部の開口端と第１の開口部の開口端との間隔
が一定で形成される。このため、第１の開口部よりイオ
ン注入を行ってソース領域を形成したのち、第２のマス
ク材を除去して第２の開口部よりイオン注入を行いベー
ス領域を形成すれば、ソース領域とベース領域とを自己
整合的に形成することができる。これにより、請求項１
と同様の効果が得られる。

【００３３】なお、請求項８に示されるように、第１の
マスク材としてはシリコン窒化膜を用いることができ、
第２のマスク材としてはシリコン酸化膜を用いることが
できる。請求項９に記載の発明においては、半導体層
（２）上に積層した第１、第２のマスク材（４５、６
１、４６、６２）を貫通する第１の開口部（４８、７
０）を設け、この第１の開口部からイオン注入を行って
ソース領域（４ａ、４ｂ）を形成したのち、さらに第２
のマスク材をマスクにして第１のマスク材をＬＯＣＯＳ
酸化すると共に第２のマスク材及び第１のマスク材の酸
化部分（４５ａ）を除去して、第１のマスク材に前記第
１の開口部よりも大きな第２の開口部（４９、７１）を
設け、この第２の開口部からイオン注入を行ってベース
領域（３ａ、３ｂ）を形成することを特徴としている。

【００３４】このように、第２のマスク材をマスクとし
て第１のマスク材をＬＯＣＯＳ酸化した場合には、第１
のマスク材には第１の開口部から所定距離の部分まで酸
化され、この酸化部分を除去すれば第１の開口部よりも
大きな第２の開口部を形成することができる。このた
め、第１の開口部よりイオン注入を行ってソース領域を
形成し、第２の開口部よりイオン注入を行ってベース領
域を形成すれば、これらが自己整合的に形成され、請求
項１と同様の効果が得られる。

【００３５】なお、請求項１０に示すように、第１のマ
スク材をポリシリコンで構成し、第２のマスク材をシリ
コン窒化膜で構成することができる。請求項１０に記載
の発明においては、ベース領域を形成する工程の後、ソ
ース領域と半導体層とを繋ぐように、ベース領域上にチ
ャネル領域となる表面チャネル層（５）を形成すること
を特徴としている。

【００３６】このように、表面チャネル層をチャネル領
域とする蓄積型の炭化珪素半導体装置に適用することも
可能である。

【００３７】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。（第１実施形態）本実施形態に示される縦型パワーＭＯ
ＳＦＥＴを図１に示す。この図１に示される縦型パワー
ＭＯＳＦＥＴは、図２０に示す縦型パワーＭＯＳＦＥＴ
とほぼ同様の構成であるため、異なる部分のみ説明し、
同様の部分は同じ部号を付して説明を省略する。

【００３８】図１に示すように、ｐ^-型炭化珪素ベース
領域３ａ、３ｂの側面及びｎ⁺型ソース領域４ａ、４ｂ
の側面は、共に基板表面（ｎ^-型炭化珪素エピ層２の表
面）に対してテーパ形状を成しており、それぞれが略平
行な関係となっている。また、ｐ^-型炭化珪素ベース領
域３ａ、３ｂの底面及びｎ⁺型ソース領域４ａ、４ｂの
底面は、基板表面（ｎ^-型炭化珪素エピ層２の表面）と
略平行となっている。

【００３９】また、表面チャネル層５がｎ⁺型ソース領
域４ａ、４ｂの表面より上部に配置されている。これ
は、ｎ⁺型ソース領域４ａ、４ｂを形成するよりも後で
表面チャネル層５を形成しているためである。ｐ^-型炭
化珪素ベース領域３ａ、３ｂ及びｎ⁺型ソース領域４
ａ、４ｂの中央部には、ｎ⁺型ソース領域４ａ、４ｂを
貫通し、ｐ^-型炭化珪素ベース領域３ａ、３ｂに達する
コンタクトホールが形成されており、このコンタクトホ
ールを介してソース電極１０がｎ⁺型ソース領域４ａ、
４ｂ及びｐ^-型炭化珪素ベース領域３ａ、３ｂに電気的
に接触している。

【００４０】本実施形態における縦型パワーＭＯＳＦＥ
Ｔは、上記点において図２０に示す縦型パワーＭＯＳＦ
ＥＴと異なっている。次に、図１に示された縦型パワー
ＭＯＳＦＥＴの製造工程を図２、図３に基づいて説明す
る。但し、これらの図では、上述した図２１〜図２３に
示した従来の製造工程と異なる部分についてのみ示して
あり、同様の部分については説明を省略する。

【００４１】まず、図２１（ａ）に示すように、ｎ⁺型
炭化珪素半導体基板１の上にｎ^-型炭化珪素エピ層２を
成膜したものを用意する。そして、以下に示す工程を順
に実施する。〔図２（ａ）に示す工程〕ｎ^-型炭化珪素エピ層２の上
にシリコン酸化膜等によってマスク材２０を成膜する。
そして、このマスク材２０の所定領域、具体的にはｎ⁺
型ソース領域４ａ、４ｂ及びｐ^-型炭化珪素ベース領域
３ａ、３ｂを形成する予定領域に対応する位置に、側面
が略テーパ形状を成す開口部２０ａを形成する。このよ
うに略テーパ形状の開口部２０ａを形成するのは、等方
性エッチング等を行うことによって実現できる。なお、
この側面の角度によって、後の工程で形成されるｎ⁺型
ソース領域４ａ、４ｂの大きさ（幅）を制御することが
できる。

【００４２】〔図２（ｂ）に示す工程〕次に、マスク材
２０をマスクとして、基板法線方向からｐ型不純物（例
えばボロンやアルミニウム等）のイオン注入を行う。こ
れにより、ｐ^-型炭化珪素ベース領域３ａ、３ｂが形成
される。このときｐ型不純物が注入される深さは、概ね
決定されているため、マスク材２０の表面から所定の深
さ分だけ注入される。このため、ｐ^-型炭化珪素ベース
領域３ａ、３ｂは、開口部２０ａと同様の形状で形成さ
れる。

【００４３】〔図２（ｃ）に示す工程〕さらに、先程用
いたマスク材２０をマスクとして、基板法線方向からｎ
型不純物（例えば窒素）のイオン注入を行う。このとき
のイオン注入は、図２（ｂ）で行ったｐ型不純物のイオ
ン注入時よりも小さなエネルギーで行う。これにより、
ｐ^-型炭化珪素ベース領域３ａ、３ｂよりも浅い位置に
ｎ型不純物が注入され、その部分におけるｐ型不純物が
補償されてｎ⁺型ソース領域４ａ、４ｂが形成される。
このとき、上述したようにｎ型不純物の注入深さは概ね
決定されているため、ｎ⁺型ソース領域４ａ、４ｂは開
口部２０ａと同様の形状で注入される。

【００４４】このとき、ｎ⁺型ソース領域４ａ、４ｂを
形成するためのマスクをｐ^-型炭化珪素ベース領域３
ａ、３ｂを形成するためのマスクと同一のマスクを用い
て形成しているため、ｐ^-型ベース領域３ａ、３ｂとｎ
⁺型ソース領域４ａ、４ｂとが自己整合的（セルフアラ
イン）に形成される。このため、ｐ^-型炭化珪素ベース
領域３ａ、３ｂの形成位置とｎ⁺型ソース領域４ａ、４
ｂの形成位置とが正確な位置関係となる。

【００４５】〔図３（ａ）に示す工程〕マスク材２０を
除去して、ｎ^-型炭化珪素エピ層２を露出させる。〔図３（ｂ）に示す工程〕フォト・エッチングによっ
て、ｐ^-型炭化珪素ベース領域３ａ、３ｂ及びｎ⁺型ソ
ース領域４ａ、４ｂの中央部に、ｎ⁺型ソース領域４
ａ、４ｂを貫通してｐ ^-型炭化珪素ベース領域３ａ、３
ｂまで達するコンタクトホールを形成する。

【００４６】この後、表面チャネル層５をエピタキシャ
ル成長させる等、図２１〜図２３に示す工程を経て、図
１に示した縦型パワーＭＯＳＦＥＴが完成する。このよ
うに完成した縦型パワーＭＯＳＦＥＴは、ｎ⁺型ソース
領域４ａ、４ｂとｐ^-型炭化珪素ベース領域３ａ、３ａ
とが正確な位置関係で形成されているため、ｎ^-型炭化
珪素エピ層２の表面におけるｐ^-型炭化珪素ベース領域
３ａ、３ｂの終端部からｎ⁺型ソース領域４ａ、４ｂの
終端部までの距離が正確に形成でき、この上部に形成さ
れるチャネル領域の長さ（チャネル長）を正確に設定す
ることができる。従って、素子の特性変動が少ない良好
な特性を有する縦型パワーＭＯＳＦＥＴを製造すること
ができる。

【００４７】なお、本実施形態では、図２０に示す本出
願人が先に出願したもののように、ディープベース層３
０ａ、３０ｂを形成していないものを示しているが、例
えばコンタクトホールからｐ型不純物をイオン注入する
等によって別途形成することもできる。（第２実施形態）本実施形態に示される縦型パワーＭＯ
ＳＦＥＴを図４に示す。この図４に示される縦型パワー
ＭＯＳＦＥＴも図１に示す縦型パワーＭＯＳＦＥＴとほ
ぼ同様の構成であるため、異なる部分のみ説明し、同様
の部分は同じ部号を付して説明を省略する。

【００４８】図４に示すように、ｐ^-型炭化珪素ベース
領域３ａ、３ｂの側面及びｎ⁺型ソース領域４ａ、４ｂ
の側面は、共に基板表面（ｎ^-型炭化珪素エピ層２の表
面）に対して略垂直な形状を成しており、それぞれが略
平行な関係となっている。なお、ｐ^-型炭化珪素ベース
領域３ａ、３ｂの底面及びｎ⁺型ソース領域４ａ、４ｂ
の底面は、基板表面（ｎ^-型炭化珪素エピ層２の表面）
と略平行となっている。本実施形態における縦型パワー
ＭＯＳＦＥＴは、この点において図１に示す縦型パワー
ＭＯＳＦＥＴと異なっている。

【００４９】次に、図１に示された縦型パワーＭＯＳＦ
ＥＴの製造工程を図５、図６に基づいて説明する。但
し、これらの図では、上述した図２１〜図２３に示した
従来の製造工程と異なる部分についてのみ示してあり、
同様の部分については説明を省略する。まず、図２１
（ａ）に示すように、ｎ⁺型炭化珪素半導体基板１の上
にｎ^-型炭化珪素エピ層２を成膜したものを用意する。
そして、以下に示す工程を順に実施する。

【００５０】〔図５（ａ）に示す工程〕ｎ^-型炭化珪素
エピ層２の上にシリコン酸化膜等によってマスク材２２
を成膜する。そして、このマスク材２２の所定領域、具
体的にはｎ⁺型ソース領域４ａ、４ｂ及びｐ^-型炭化珪
素ベース領域３ａ、３ｂを形成する予定領域に対応する
領域に側面が略垂直となる開口部２２ａを形成する。

【００５１】〔図５（ｂ）に示す工程〕次に、マスク材
２２をマスクとして、基板法線方向からｐ型不純物（例
えばボロンやアルミニウム等）のイオン注入を行う。こ
れにより、ｐ型不純物が所定深さ分注入されて、ｐ^-型
炭化珪素ベース領域３ａ、３ｂが形成される。このと
き、マスク材２２の開口部の側面を基板表面に対して略
垂直としているため、ｐ^-型炭化珪素ベース領域３ａ、
３ｂは、その側面が基板表面に対して略垂直となって形
成される。

【００５２】〔図５（ｃ）に示す工程〕次に、開口部２
２ａを含むマスク材２２上の全面（ウェハ全面）に、Ｔ
ＥＯＳ酸化膜２３を形成する。これにより、開口部２２
ａ内もＴＥＯＳ酸化膜２３で満たされる。このとき、Ｔ
ＥＯＳ酸化膜２３のうち、開口部２２ａ内に入り込んだ
部分は、開口部２２ａの中央部分ではマスク材２２上の
ものと同等の厚みで形成され、開口部２２ａの開口端近
傍においては他の中央部分よりも厚く形成される。ま
た、このとき、開口部２２ａに入り込んだＴＥＯＳ酸化
膜２３における開口部２２ａの開口端からの厚さは、い
ずれの位置においても全てほぼ同等となる。

【００５３】〔図６（ａ）に示す工程〕マスク材２２上
のＴＥＯＳ酸化膜２３が無くなる程度まで、ＴＥＯＳ酸
化膜２３をエッチバックする。これにより、ＴＥＯＳ酸
化膜２３は、開口部２２ａ内に入り込んだもののうち、
厚く形成された部分（中央部分以外）が残留して中央部
分が開口するため、開口部２２ａの開口面積が縮小され
る。また、このとき、残留したＴＥＯＳ酸化膜２３にお
ける開口部２３ａの開口端からの厚さはいずれの位置に
おいても全てほぼ同等となる。

【００５４】〔図６（ｂ）に示す工程〕さらに、マスク
材２２及びＴＥＯＳ酸化膜２３をマスクとして、基板法
線方向からｎ型不純物（例えば窒素）のイオン注入を行
う。このときのイオン注入は、図５（ｂ）で行ったｐ型
不純物のイオン注入時よりも小さなエネルギーで行う。
これにより、ｐ^-型炭化珪素ベース領域３ａ、３ｂより
も浅い位置にｎ型不純物が注入され、その部分における
ｐ型不純物が補償されてｎ⁺型ソース領域４ａ、４ｂが
形成される。

【００５５】このとき、ＴＥＯＳ酸化膜２３の開口部２
３ａの開口端から、マスク材２２の開口部２２ａの開口
端までの間隔がいずれの位置においても一定となってい
るため、ｎ⁺型ソース領域４ａ、４ｂはｐ^-型炭化珪素
ベース領域３ａ、３ｂに対して、正確な位置関係で形成
される。〔図６（ｃ）に示す工程〕マスク材２２及びＴＥＯＳ酸
化膜２３を除去してｎ^-型炭化珪素エピ層２を露出させ
る。そして、さらにフォト・エッチングによって、ｐ^-
型炭化珪素ベース領域３ａ、３ｂ及びｎ⁺型ソース領域
４ａ、４ｂの中央部に、ｎ⁺型ソース領域４ａ、４ｂを
貫通してｐ^-型炭化珪素ベース領域３ａ、３ｂまで達す
るコンタクトホールを形成する。

【００５６】この後、表面チャネル層５をエピタキシャ
ル成長させる等、図２１〜図２３に示す工程を経て、図
４に示した縦型パワーＭＯＳＦＥＴが完成する。このよ
うに完成した縦型パワーＭＯＳＦＥＴは、ｎ⁺型ソース
領域とｐ^-型炭化珪素ベース領域３ａ、３ａとが正確な
位置関係で形成されるため、第１実施形態と同様の効果
を得ることができる。

【００５７】（第３実施形態）本実施形態に示される縦
型パワーＭＯＳＦＥＴを図７に示す。この図７に示され
る縦型パワーＭＯＳＦＥＴも図１に示す縦型パワーＭＯ
ＳＦＥＴとほぼ同様の構成であるため、異なる部分のみ
説明し、同様の部分は同じ部号を付して説明を省略す
る。

【００５８】図７に示すように、ｐ^-型炭化珪素ベース
領域３ａ、３ｂの側面は、共に基板表面（ｎ^-型炭化珪
素エピ層２の表面）に対して略テーパ形状を成してい
る。一方、ｎ⁺型ソース領域４ａ、４ｂの側面は、基板
表面に対して略垂直な形状を成している。このため、ｐ
^-型炭化珪素ベース領域３ａ、３ｂの側面とｎ⁺型ソー
ス領域４ａ、４ｂの側面が平行になっていない。なお、
ｐ^-型炭化珪素ベース領域３ａ、３ｂの底面及びｎ⁺型
ソース領域４ａ、４ｂの底面は基板表面に対して略平行
となっており、互いに略平行な関係となっている。本実
施形態における縦型パワーＭＯＳＦＥＴは、この点にお
いて図１に示す縦型パワーＭＯＳＦＥＴと異なってい
る。

【００５９】次に、図７に示された縦型パワーＭＯＳＦ
ＥＴの製造工程を図８に基づいて説明する。但し、この
図では、上述した図２１〜図２３に示した従来の製造工
程と異なる部分についてのみ示してあり、同様の部分に
ついては説明を省略する。まず、図２１（ａ）に示すよ
うに、ｎ⁺型炭化珪素半導体基板１の上にｎ^-型炭化珪
素エピ層２を成膜したものを用意する。そして、以下に
示す工程を順に実施する。

【００６０】〔図８（ａ）に示す工程〕ｎ^-型炭化珪素
エピ層２の上にシリコン酸化膜等によってマスク材２５
を成膜する。そして、このマスク材２５の所定領域、具
体的にはｎ⁺型ソース領域４ａ、４ｂ及びｐ^-型炭化珪
素ベース領域３ａ、３ｂを形成する予定領域に対応する
領域に側面が略垂直となる開口部２５ａを形成する。

【００６１】この後、基板を回転させながらｐ型不純物
（例えばボロンやアルミニウム等）を斜めイオン注入
し、ｐ^-型炭化珪素ベース領域３ａ、３ｂを形成する。
このように、斜めイオン注入によってｐ^-型炭化珪素ベ
ース領域３ａ、３ｂを形成しているため、ｐ^-型炭化珪
素ベース領域３ａ、３ｂの側面は基板表面に対して略テ
ーパ形状となる。

【００６２】また、このとき、斜めイオン注入によって
注入されるｐ型不純物の深さは、イオン注入時のエネル
ギーによって概ね決定されているため、マスク材２５の
開口部２５ａの開口端から等間隔の深さまでｐ型不純物
が注入される。このため、ｐ ^-型炭化珪素ベース領域３
ａ、３ｂの終端部と開口部２５ａの開口端との間隔は一
定となる。

【００６３】〔図８（ｂ）に示す工程〕次に、先程用い
たマスク材２５をマスクとして、基板法線方向からｎ型
不純物（例えば窒素）のイオン注入を行う。このときの
イオン注入は、図８（ａ）で行ったｐ型不純物のイオン
注入時よりも小さなエネルギーで行う。これにより、ｐ
^-型炭化珪素ベース領域３ａ、３ｂよりも浅くｎ型不純
物が注入され、その部分におけるｐ型不純物が補償され
てｎ⁺型ソース領域４ａ、４ｂが形成される。

【００６４】このとき、ｎ⁺型ソース領域４ａ、４ｂ
は、終端部が開口部２５ａの開口端とほぼ一致して形成
されるため、ｐ^-型炭化珪素ベース領域３ａ、３ｂの終
端部からｎ⁺型ソース領域４ａ、４ｂの終端部までの間
隔が一定となり、ｎ⁺型ソース領域とｐ^-型炭化珪素ベ
ース領域３ａ、３ａとが正確な位置関係で形成される。
なお、このように、基板表面の法線方向からのイオン注
入によってｎ⁺型ソース領域４ａ、４ｂを形成している
ため、ｎ⁺型ソース領域４ａ、４ｂの側面は基板表面に
対して略垂直な形状となる。

【００６５】〔図８（ｃ）に示す工程〕マスク材２５を
除去してｎ^-型炭化珪素エピ層２を露出させる。そし
て、さらにフォト・エッチングによって、ｐ^-型炭化珪
素ベース領域３ａ、３ｂ及びｎ⁺型ソース領域４ａ、４
ｂの中央部に、ｎ⁺型ソース領域４ａ、４ｂを貫通して
ｐ ^-型炭化珪素ベース領域３ａ、３ｂまで達するコンタ
クトホールを形成する。

【００６６】この後、表面チャネル層５をエピタキシャ
ル成長させる等、図２１〜図２３に示す工程を経て、図
７に示した縦型パワーＭＯＳＦＥＴが完成する。このよ
うに完成した縦型パワーＭＯＳＦＥＴは、ｎ⁺型ソース
領域４ａ、４ｂとｐ^-型炭化珪素ベース領域３ａ、３ａ
とが正確な位置関係で形成されるため、第１実施形態と
同様の効果が得られる。

【００６７】（第４実施形態）本実施形態に示される縦
型パワーＭＯＳＦＥＴは、第２実施形態における縦型パ
ワーＭＯＳＦＥＴ（図４参照）と同様の構成であり製造
方法が異なるため、構成についての説明は省略し、製造
工程についてのみ説明を行う。本実施形態における縦型
パワーＭＯＳＦＥＴの製造工程を図９、図１０に基づい
て説明する。但し、これらの図では、上述した図２１〜
図２３に示した従来の製造工程と異なる部分についての
み示してあり、同様の部分については説明を省略する。

【００６８】まず、図２１（ａ）に示すように、ｎ⁺型
炭化珪素半導体基板１の上にｎ^-型炭化珪素エピ層２を
成膜したものを用意する。そして、以下に示す工程を順
に実施する。〔図９（ａ）に示す工程〕ｎ^-型炭化珪素エピ層２の上
にシリコン窒化膜（Ｓｉ₃Ｎ₄膜）４１を所望の厚さで
成膜し、さらにシリコン酸化膜（ＳｉＯ₂膜）４２を所
望の厚さで成膜する。そして、フォトレジスト４３を堆
積したのち、フォトレジストのうちｎ⁺型ソース領域４
ａ、４ｂを形成する予定の領域を開口させる。

【００６９】〔図９（ｂ）に示す工程〕ＣＦ₄＋Ｈ₂ガ
スを用い、ＲＩＥ（リアクティブ・イオン・エッチン
グ）によってシリコン酸化膜４２のうち、ｎ⁺型ソース
領域４ａ、４ｂを形成する予定の領域に開口部４２ａを
設ける。このとき、ＣＦ₄＋Ｈ₂ガスを用いてエッチン
グを行っているため、シリコン酸化膜のみが選択エッチ
ングされ、シリコン窒化膜４１はエッチングされないで
残る。

【００７０】〔図９（ｃ）に示す工程〕次に、ドライエ
ッチングによってシリコン窒化膜４１の一部を除去し、
ｐ^-型炭化珪素ベース領域３ａ、３ｂが形成される予定
の領域に開口部４１ａを設ける。具体的には、シリコン
窒化膜４１を横方向にエッチングすることで上記領域を
開口させる。このドライエッチングのエッチング量の制
御は、エッチングガスの選択やエッチング時間の制御等
によって行うようにしている。このときのドライエッチ
ングによる横方向のエッチング量はいずれの方向に対し
ても同等となるため、開口部４２ａの開口端から開口部
４１ａの開口端までの間隔がいずれの方向においても同
等になる。

【００７１】〔図１０（ａ）に示す工程〕フォトレジス
ト４３を除去したのち、シリコン酸化膜４２をマスクと
してイオン注入を行い、ｎ⁺型ソース領域４ａ、４ｂを
形成する。〔図１０（ｂ）に示す工程〕そして、シリコン酸化膜４
２を除去したのち、シリコン窒化膜４１をマスクとして
ｐ型不純物（例えば、ボロンやアルミニウム）をイオン
注入する。これにより、ｐ^-型炭化珪素ベース領域３
ａ、３ｂが形成される。

【００７２】このとき、開口部４１ａの開口端が開口部
４２ａの開口端までの距離がいずれの位置においてもほ
ぼ等しくなっているため、シリコン酸化膜４２をマスク
にして形成したｎ⁺型ソース領域４ａ、４ｂと、シリコ
ン窒化膜４１をマスクにして形成したｐ^-型炭化珪素ベ
ース領域３ａ、３ｂとが自己整合的に形成される。この
後、シリコン窒化膜４１を除去し、フォト・エッチング
によって、ｐ^-型炭化珪素ベース領域３ａ、３ｂ及びｎ
⁺型ソース領域４ａ、４ｂの中央部に、ｎ ⁺型ソース領
域４ａ、４ｂを貫通してｐ^-型炭化珪素ベース領域３
ａ、３ｂまで達するコンタクトホールを形成する。さら
に表面チャネル層５をエピタキシャル成長させる等、図
２１〜図２３に示す工程を経て、本実施形態における縦
型パワーＭＯＳＦＥＴが完成する。

【００７３】このように完成した縦型パワーＭＯＳＦＥ
Ｔは、ｎ⁺型ソース領域４ａ、４ｂとｐ^-型炭化珪素ベ
ース領域３ａ、３ａとが正確な位置関係で形成されるた
め、第１実施形態と同様の効果が得られる。（第５実施形態）本実施形態に示される縦型パワーＭＯ
ＳＦＥＴは、第２実施形態における縦型パワーＭＯＳＦ
ＥＴ（図４参照）と同様の構成であり製造方法が異なる
ため、構成についての説明は省略し、製造工程について
のみ説明を行う。

【００７４】本実施形態における縦型パワーＭＯＳＦＥ
Ｔの製造工程を図１１、図１２に基づいて説明する。但
し、これらの図では、上述した図２１〜図２３に示した
従来の製造工程と異なる部分についてのみ示してあり、
同様の部分については説明を省略する。まず、図２１
（ａ）に示すように、ｎ⁺型炭化珪素半導体基板１の上
にｎ^-型炭化珪素エピ層２を成膜したものを用意する。
そして、以下に示す工程を順に実施する。

【００７５】〔図１１（ａ）に示す工程〕ｎ^-型炭化珪
素エピ層２の上にポリシリコン膜４５を所望の厚さで成
膜し、さらにシリコン窒化膜（Ｓｉ₃Ｎ₄膜）４６を所
望の厚さで成膜する。そして、フォトレジスト４７を堆
積したのち、フォトレジスト４７のうちｎ⁺型ソース領
域４ａ、４ｂを形成する予定の領域を開口させる。

【００７６】〔図１１（ｂ）に示す工程〕ＲＩＥ（リア
クティブ・イオン・エッチング）によってシリコン窒化
膜４６及びポリシリコン膜４５のうち、ｎ⁺型ソース領
域４ａ、４ｂを形成する予定の領域に開口部４８を設け
る。〔図１１（ｃ）に示す工程〕フォトレジスト４７を除去
したのち、シリコン窒化膜４６をマスクとしてイオン注
入を行い、ｎ⁺型ソース領域４ａ、４ｂを形成する。

【００７７】〔図１２（ａ）に示す工程〕シリコン窒化
膜４６をマスクとしてＬＯＣＯＳ（ＬｏｃａｌＯｘｉ
ｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）酸化を行い、ポ
リシリコン膜４５を部分的に酸化する。これにより、ポ
リシリコン膜４５のうち、開口部４８の近傍の部分４５
ａは酸化シリコンとなる。このとき、ポリシリコン膜４
５は、開口部４８の開口端からいずれの方向にも同等な
距離だけ酸化される。

【００７８】そして、フッ酸等を用いて、シリコン窒化
膜４６とポリシリコン膜４５の酸化部分４５ａをエッチ
ング除去する。これにより、ポリシリコン膜４５には、
ｎ⁺型ソース領域４ａ、４ｂを形成したときの開口部４
８に比して、いずれの方向にも所定量大きくなった開口
部４９が形成される。〔図１２（ｂ）に示す工程〕そして、シリコン窒化膜４
６及びポリシリコン４５の酸化部分４５ａを除去したの
ち、ポリシリコン膜４５をマスクとしてｐ型不純物（例
えば、ボロンやアルミニウム）をイオン注入する。これ
により、ｐ^-型炭化珪素ベース領域３ａ、３ｂが形成さ
れる。

【００７９】このとき、開口部４９の開口端が開口部４
２ａの開口端までの距離がいずれの位置においてもほぼ
等しくなっているため、シリコン窒化膜４６をマスクに
して形成したｎ⁺型ソース領域４ａ、４ｂと、ポリシリ
コン膜４５をマスクにして形成したｐ^-型炭化珪素ベー
ス領域３ａ、３ｂとが自己整合的に形成される。この
後、ポリシリコン膜４５を除去し、フォト・エッチング
によって、ｐ^-型炭化珪素ベース領域３ａ、３ｂ及びｎ
⁺型ソース領域４ａ、４ｂの中央部に、ｎ ⁺型ソース領
域４ａ、４ｂを貫通してｐ^-型炭化珪素ベース領域３
ａ、３ｂまで達するコンタクトホールを形成する。さら
に表面チャネル層５をエピタキシャル成長させる等、図
２１〜図２３に示す工程を経て、本実施形態における縦
型パワーＭＯＳＦＥＴが完成する。

【００８０】このように完成した縦型パワーＭＯＳＦＥ
Ｔは、ｎ⁺型ソース領域４ａ、４ｂとｐ^-型炭化珪素ベ
ース領域３ａ、３ａとが正確な位置関係で形成されるた
め、第１実施形態と同様の効果が得られる。（第６実施形態）本実施形態に示される縦型パワーＭＯ
ＳＦＥＴを図１３に示す。本実施形態では、ｎ⁺型ソー
ス領域４ａ、４ｂやｐ^-型炭化珪素ベース領域３ａ、３
ｂに加えて、ディープベース層３０ａ、３０ｂも自己整
合的に形成できるようにする。なお、図１３に示される
縦型パワーＭＯＳＦＥＴは、図１に示す縦型パワーＭＯ
ＳＦＥＴとほぼ同様の構成であるため、異なる部分のみ
説明し、同様の部分は同じ部号を付して説明を省略す
る。

【００８１】図１３に示すように、ｐ^-型炭化珪素ベー
ス領域３ａ、３ｂ及びｎ⁺型ソース領域４ａ、４ｂが形
成されたｎ^-型炭化珪素エピ層２の表面は、ｐ^-型炭化
珪素ベース領域３ａ、３ｂの中央部において凹部５０を
成している。この凹部５０は、基板表面に水平方向を成
す底面５０ａと、基板表面に対して略テーパ形状を成す
側面５０ｂより構成されており、いわゆるバスタブ形状
を成している。

【００８２】この凹部５０は、ｎ⁺型ソース領域４ａ、
４ｂを貫通してｐ^-型炭化珪素ベース領域３ａ、３ｂに
達するようになっている。この凹部５０の下部におい
て、ｐ ^-型炭化珪素ベース領域３ａ、３ｂは部分的に深
く形成されており、この部分がディープベース層３０
ａ、３０ｂを構成している。このｐ^-型炭化珪素ベース
領域３ａ、３ｂを部分的に深くしたディープベース層３
０ａ、３０ｂは、基板表面に水平方向を成す底面５０ａ
と、基板表面に対して略テーパ形状を成す側面５０ｂよ
り構成されて、凹部５０と略平行な形状となっている。
また、ディープベース層３０ａ、３０ｂは、ｎ⁺型ソー
ス領域４ａ、４ｂとほぼオーバラップしない位置に形成
されている。

【００８３】ここで、仮に、凹部５０の側面５０ｂを基
板表面に対して垂直にした場合には、凹部５０のコーナ
ーからｎ^-型炭化珪素エピ層２までの最短距離、つまり
凹部５０のコーナー近傍におけるｐ^-型炭化珪素ベース
領域３ａ、３ｂの幅が非常に小さくなるため、この部分
における抵抗値が高くなってしまう。しかしながら、ｎ
^-型炭化珪素エピ層２、ｐ^-型炭化珪素ベース領域３
ａ、３ｂ及びｎ⁺型ソース領域４ａ、４ｂで構成される
寄生トランジスタを動作させにくくするためには、より
ｐ^-型炭化形成ベース領域３ａ、３ｂの内部抵抗を小さ
くするのが好ましい。このため、凹部５０のコーナーか
らｎ^-型炭化珪素エピ層２までの最短距離をできるだけ
長くできるように、凹部５０及びディープベース層３０
ａ、３０ｂの側面５０ｂをテーパ形状としている。

【００８４】また、表面チャネル層５ａがｎ⁺型ソース
領域４ａ、４ｂの表面より上部に配置されている。これ
は、ｎ⁺型ベース領域４ａ、４ｂを形成するよりも後で
表面チャネル層５ａを形成しているためである。本実施
形態における縦型パワーＭＯＳＦＥＴは、上記点におい
て図２０に示す従来のものと異なっている。

【００８５】次に、図１３に示された縦型パワーＭＯＳ
ＦＥＴの製造工程を図１４〜図１６に基づいて説明す
る。但し、これらの図では、上述した図２１〜図２３に
示した従来の製造工程と異なる部分についてのみ示して
あり、同様の部分については説明を省略する。まず、図
２１（ａ）に示すように、ｎ⁺型炭化珪素半導体基板１
の上にｎ^-型炭化珪素エピ層２を成膜したものを用意す
る。そして、以下に示す工程を順に実施する。

【００８６】〔図１４（ａ）に示す工程〕ｎ^-型炭化珪
素エピ層２の上にポリシリコン膜５１を所望の厚さで成
膜し、さらにシリコン酸化膜（ＳｉＯ₂膜）５２を所望
の厚さで成膜する。そして、フォトレジスト５３を堆積
したのち、フォトレジストのうちｎ⁺型ソース領域４
ａ、４ｂを形成する予定の領域を開口させる。

【００８７】〔図１４（ｂ）に示す工程〕ＣＦ₄＋Ｈ₂
ガスを用い、ＲＩＥ（リアクティブ・イオン・エッチン
グ）によってシリコン酸化膜５２のうち、ｎ⁺型ソース
領域４ａ、４ｂを形成する予定の領域に開口部５２ａを
設ける。このとき、ＣＦ₄＋Ｈ₂ガスを用いてエッチン
グを行っているため、シリコン酸化膜のみが選択エッチ
ングされ、ポリシリコン膜５１はエッチングされないで
残る。

【００８８】〔図１４（ｃ）に示す工程〕次に、ドライ
エッチングによってポリシリコン膜５１の一部を除去
し、ｐ^-型炭化珪素ベース領域３ａ、３ｂが形成される
予定の領域に開口部５１ａを設ける。具体的には、ポリ
シリコン膜５１を横方向にエッチングすることで上記領
域を開口させる。このドライエッチングのエッチング量
の制御は、エッチングガスの選択やエッチング時間の制
御等によって行うようにしている。このときのドライエ
ッチングによる横方向のエッチング量はいずれの方向に
対しても同等となるため、開口部５２ａの開口端から開
口部５１ａの開口端までの間隔がいずれの方向において
も同等になる。

【００８９】〔図１５（ａ）に示す工程〕フォトレジス
ト５３を除去したのち、シリコン酸化膜５２をマスクと
してイオン注入を行い、ｎ⁺型ソース領域４ａ、４ｂを
形成する。〔図１５（ｂ）に示す工程〕開口部５２ａを含むシリコ
ン酸化膜５２上の全面（ウェハ全面）に、ＴＥＯＳ酸化
膜５４をデポシションする。これにより、開口部５２ａ
内もＴＥＯＳ酸化膜５４で満たされる。このとき、ＴＥ
ＯＳ酸化膜５４のうち、開口部５２内に入り込んだ部分
は、開口部５２の中央部分ではシリコン酸化膜５２上の
ものと同等の厚みで形成され、開口部５２の開口端近傍
においては他の中央部分よりも厚く形成される。また、
このとき、開口部５２に入り込んだＴＥＯＳ酸化膜５４
における開口部５２の開口端からの厚さは、いずれの位
置においても全てほぼ同等となる。

【００９０】〔図１５（ｃ）に示す工程〕シリコン酸化
膜５２上のＴＥＯＳ酸化膜５４が無くなる程度まで、Ｔ
ＥＯＳ酸化膜５４をエッチバックする。これにより、Ｔ
ＥＯＳ酸化膜５４は、開口部５２ａ内に入り込んだもの
のうち、厚く形成された部分（中央部分以外）が残留し
て中央部分が開口するため、開口部５２ａの開口面積が
縮小される。また、このとき、残留したＴＥＯＳ酸化膜
５４における開口部５２の開口端からの厚さはいずれの
位置においても全てほぼ同等となる。

【００９１】〔図１６（ａ）に示す工程〕シリコン酸化
膜５２及びＴＥＯＳ酸化膜５４をマスクとして等方性の
ドライエッチングを行う。これにより、ｎ^-型炭化珪素
エピ層２には、底面５０ａが基板表面に対して略平行を
成し、側面５０ｂが基板表面に対してテーパ形状を成す
ような、ｎ⁺型ソース領域４ａ、４ｂを貫通する凹部５
０が形成される。この凹部５０は開口部５２や開口部５
１のほぼ中央部に形成される。

【００９２】〔図１６（ｂ）に示す工程〕シリコン酸化
膜５２及びＴＥＯＳ酸化膜５４を除去し、ポリシリコン
膜５４を露出させる。〔図１６（ｃ）に示す工程〕そして、ポリシリコン膜５
４をマスクとしてｐ型不純物（例えば、ボロンやアルミ
ニウム）をイオン注入する。このとき、イオン注入深さ
が一定となるが、ｎ ^-型炭化珪素エピ層２には凹部５０
が形成されているため、凹部５０が形成されている分だ
けｐ型不純物が深くまでイオン注入される。具体的に
は、凹部５０の表面から所定深さだけｐ型不純物が注入
されるため、凹部５０が形成されている部分ではその分
だけ部分的に深くまでｐ型不純物が注入され、凹部５０
と略平行を成すようにｐ型不純物が注入される。これに
より、ｐ^-型炭化珪素ベース領域３ａ、３ｂが形成さ
れ、部分的に深くなった部分がディープベース層３０
ａ、３０ｂとなる。

【００９３】また、開口部５１ａの開口端から開口部５
２ａの開口端までの距離がいずれの位置においてもほぼ
等しくなっているため、シリコン酸化膜５２をマスクに
して形成したｎ⁺型ソース領域４ａ、４ｂと、ポリシリ
コン膜５１をマスクにして形成したｐ^-型炭化珪素ベー
ス領域３ａ、３ｂとが自己整合的に形成される。この
後、ポリシリコン膜５１を除去し、さらに表面チャネル
層５ａをエピタキシャル成長させる等、図２１〜図２３
に示す工程を経て、図１３に示した縦型パワーＭＯＳＦ
ＥＴが完成する。

【００９４】このように完成した縦型パワーＭＯＳＦＥ
Ｔは、ｎ⁺型ソース領域とｐ^-型炭化珪素ベース領域３
ａ、３ａとが自己整合的に形成されているため、素子の
特性変動が少ないものとなる。（第７実施形態）本実施形態では、第１実施形態とは別
の方法を用いて縦型パワーＭＯＳＦＥＴを製造する場合
を説明する。なお、縦型パワーＭＯＳＦＥＴの構造につ
いては、図１３に示すものと同様であるため、構造につ
いての説明は省略する。

【００９５】以下、本実施形態における縦型パワーＭＯ
ＳＦＥＴの製造工程を図１７〜図１８に基づいて説明す
る。これらの図では、上述した図２１〜図２３に示した
従来の製造工程と異なる部分についてのみ示してあり、
同様の部分については説明を省略する。〔図１７（ａ）に示す工程〕ｎ^-型炭化珪素エピ層２の
上にシリコン酸化膜６１、ポリシリコン膜６２、シリコ
ン（Ｓｉ₃Ｎ₄）窒化膜６３、シリコン酸化膜６４をそ
れぞれ所望の厚さで順に成膜する。そして、フォトレジ
スト６５を堆積したのち、フォトレジストのうちｎ⁺型
ソース領域４ａ、４ｂを形成する予定の領域を開口させ
る。

【００９６】〔図１７（ｂ）に示す工程〕ＲＩＥ（リア
クティブ・イオン・エッチング）によって、シリコン酸
化膜６４、シリコン窒化膜６３、ポリシリコン膜６２の
うち、ｎ⁺型ソース領域４ａ、４ｂを形成する予定の領
域に開口部７０を設ける。〔図１７（ｃ）に示す工程〕フォトレジスト６５を除去
したのち、シリコン酸化膜６４、シリコン窒化膜６３、
ポリシリコン膜６２、及びシリコン酸化膜６１をマスク
としてイオン注入を行い、ｎ⁺型ソース領域４ａ、４ｂ
を形成する。

【００９７】〔図１８（ａ）に示す工程〕開口部７０を
含むシリコン酸化膜６４の表面全面に、ＴＥＯＳ酸化膜
６６をデポジションする。これにより、開口部７０内も
ＴＥＯＳ酸化膜６６で満たされる。このとき、ＴＥＯＳ
酸化膜６６のうち、開口部７０内に入り込んだ部分は、
開口部７０の中央部分ではシリコン酸化膜６４上のもの
と同等の厚みで形成され、開口部７０の開口端近傍にお
いては他の中央部分よりも厚く形成される。また、開口
部７０に入り込んだＴＥＯＳ酸化膜６６における開口部
７０の開口端からの厚さは、いずれの位置においても全
てほぼ同等となる。

【００９８】なお、シリコン酸化膜６４を高くすること
により、ＴＥＯＳ酸化膜６６における開口部７０の開口
端からの厚みを稼ぐことができる。〔図１８（ｂ）に示す工程〕シリコン酸化膜６４上にＴ
ＥＯＳ酸化膜６６が無くなる程度まで、ＴＥＯＳ酸化膜
６６をエッチバックする。これにより、ＴＥＯＳ酸化膜
６６は、開口部７０内に入り込んだもののうち、厚く形
成された部分（中央部分以外）が残留し、中央部分が開
口する。これにより開口部７０の開口面積が小さくな
る。このとき、残留したＴＥＯＳ酸化膜６６における開
口部７０の開口端からの厚さはいずれの位置においても
全てほぼ同等となる。

【００９９】〔図１８（ｃ）に示す工程〕シリコン酸化
膜６４及びＴＥＯＳ酸化膜６６をマスクとして等方性の
ドライエッチングを行う。これにより、ｎ^-型炭化珪素
エピ層２には、底面６０ａが基板表面に対して略平行を
成し、側面６０ｂが基板表面に対してテーパ形状を成す
ような、ｎ⁺型ソース領域４ａ、４ｂを貫通する凹部６
０が形成される。この凹部６０は開口部７０のほぼ中央
部に形成される。

【０１００】〔図１９（ａ）に示す工程〕シリコン酸化
膜６３及びＴＥＯＳ酸化膜６６を除去し、シリコン窒化
膜６３を露出させる。〔図１９（ｂ）に示す工程〕シリコン窒化膜６２をマス
クとしてＬＯＣＯＳ酸化を行い、ポリシリコン膜６２を
部分的に酸化する。これにより、ポリシリコン膜６２の
うち、開口部７０の近傍の部分６２ａは酸化シリコンと
なる。このとき、ポリシリコン膜６２は、開口部７０の
開口端からいずれの方向にも同等な距離だけ酸化され
る。

【０１０１】そして、フッ酸等を用いて、シリコン窒化
膜６３とポリシリコン膜６２の酸化部分６２ａをエッチ
ング除去する。これにより、ポリシリコン膜６２には、
ｎ⁺型ソース領域４ａ、４ｂを形成したときの開口部７
０に比して、いずれの方向にも所定量大きくなった開口
部７１が形成される。〔図１９（ｃ）に示す工程〕そして、ポリシリコン膜６
２をマスクとしてｐ^-型不純物（例えば、ボロンやアル
ミニウム）をイオン注入する。このとき、イオン注入深
さが一定となるが、ｎ^-型炭化珪素エピ層２には凹部６
０が形成されているため、凹部６０が形成されている分
だけｐ型不純物が深くまでイオン注入される。具体的に
は、凹部６０の表面から所定深さだけｐ型不純物が注入
されるため、凹部６０が形成されている部分ではその分
だけ部分的に深くまでｐ型不純物が注入され、凹部６０
該凹部６０と略平行を成すようにｐ型不純物が注入され
る。これにより、ｐ^-型炭化珪素ベース領域３ａ、３ｂ
が形成され、部分的に深くなった部分がディープベース
層３０ａ、３０ｂとなる。

【０１０２】また、開口部７１の開口端から開口部７０
の開口端までの距離がいずれの位置においてもほぼ等し
くなっているため、シリコン酸化膜６４をマスクにして
形成したｎ⁺型ソース領域４ａ、４ｂと、ポリシリコン
膜６２をマスクにして形成したｐ^-型炭化珪素ベース領
域３ａ、３ｂとが自己整合的に形成される。この後、ポ
リシリコン膜６２、シリコン酸化膜６１を除去し、さら
に表面チャネル層５ａをエピタキシャル成長させる等、
図２１〜図２３に示す工程を経て、本実施形態における
縦型パワーＭＯＳＦＥＴが完成する。

【０１０３】このように完成した縦型パワーＭＯＳＦＥ
Ｔは、ｎ⁺型ソース領域４ａ、４ｂとｐ^-型炭化珪素ベ
ース領域３ａ、３ａとが自己整合的に形成されているた
め、素子の特性変動が少ないものとなる。（他の実施形態）第１〜第４実施形態では、ディープベ
ース層３０ａ、３０ｂを形成していないものを示してい
るが、コンタクトホールを介してｐ型不純物をイオン注
入を行うこと等により別途形成することもできる。この
とき、ディープベース層３０ａ、３０ｂをｐ^-型炭化珪
素ベース領域３ａ、３ｂの他の部分よりも高濃度にする
こともできる。

【０１０４】上記実施形態では、ｎ⁺型ソース領域４
ａ、４ｂとｐ^-型炭化珪素ベース領域３ａ、３ｂとを自
己整合的に形成するために、複数の膜を積層したものを
マスクとして用いているが、ｐ^-型炭化珪素ベース領域
３ａ、３ｂを形成するときにｎ ^-型炭化珪素エピ層２に
凹部５０、６０を設けておき、この凹部５０、６０が形
成された部分にイオン注入を行うようにすれば、少ない
エネルギーでディープベース層３０ａ、３０ｂを形成す
ることができる。

【０１０５】また、ディープベース層３０ａ、３０ｂを
ｐ^-型炭化珪素ベース領域３ａ、３ｂの他の部分と別工
程で形成することもできる。このとき、ディープベース
層３０ａ、３０ｂをｐ^-型炭化珪素ベース領域３ａ、３
ｂの他の部分よりも高濃度で形成することもできる。な
お、上記実施形態では、ｐ^-型炭化珪素ベース領域３
ａ、３ｂ、ｎ⁺型ソース領域４ａ、４ｂを形成した後、
ゲート絶縁膜７を形成するため、特開平６−１５１８６
０号公報に示される方法で発生するゲート絶縁膜寿命が
低下するという問題点は発生しない。

【０１０６】なお、上記実施形態では、炭化珪素の結晶
形を示す場合、所要の数字の上にバーを付した表現を取
るべきであるが、表現手段に制約があるため、本明細書
においては所要の数字の上にバーを付す代わりに、所要
の数字の後ろに「−」を付して表現している。

【図面の簡単な説明】

【図１】第１実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴを示す断面図である。

【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。

【図３】図２に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。

【図４】第２実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴを示す断面図である。

【図５】図４に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。

【図６】図５に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。

【図７】第３実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴを示す断面図である。

【図８】図７に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。

【図９】第４実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴの製造工程を示す図である。

【図１０】図９に示すプレーナ型パワーＭＯＳＦＥＴの
製造工程を示す図である。

【図１１】第５実施形態におけるプレーナ型パワーＭＯ
ＳＦＥＴの製造工程を示す断面図である。

【図１２】図１１に続くプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。

【図１３】第６実施形態におけるプレーナ型パワーＭＯ
ＳＦＥＴを示す断面図である。

【図１４】図１３に示すプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。

【図１５】図１４に続くプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。

【図１６】図１５に続くプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。

【図１７】第７実施形態におけるプレーナ型パワーＭＯ
ＳＦＥＴの製造工程を示す図である。

【図１８】図１７に続くプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。

【図１９】図１８に続くプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す断面図である。

【図２０】本出願人が先に出願した縦型パワーＭＯＳＦ
ＥＴの構成を示す断面図である。

【図２１】図２０に示す縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図２２】図２１に続く縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図２３】図２２に続く縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図２４】従来におけるセルフアライン技術を用いたＭ
ＯＳＦＥＴの製造工程を示す図である。

【符号の説明】

１…ｎ⁺型炭化珪素半導体基板、２…ｎ^-型炭化珪素エ
ピタキシャル層、３ａ、３ｂ…ｐ^-型炭化珪素ベース領
域、４ａ、４ｂ…ｎ⁺型ソース領域、５…表面チャネル
層（ｎ^-型ＳｉＣ層）、７…ゲート絶縁膜、８…ゲート
電極、９…絶縁膜、１０…ソース電極、１１…ドレイン
電極、２０、２２、２３、２５…マスク材、３０ａ、３
０ｂ…ディープベース層、４１…シリコン窒化膜、４２
…シリコン酸化膜、４５…ポリシリコン膜、４６…シリ
コン窒化膜、５０、６０…凹部、５０ａ、６０ａ…底
面、５０ｂ、６０ｂ…側面、５１、６２…ポリシリコン
膜、５２、６１、６４…シリコン酸化膜、６３…シリコ
ン窒化膜、５４、６６…ＴＥＯＳ酸化膜。

Claims

【特許請求の範囲】

【請求項１】炭化珪素からなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、前記半導体層上に、マスク材（２０）を成膜する工程
と、前記マスク材の所定領域に、側面が傾斜した開口部（２
０ａ）を形成する工程と、前記マスク材をマスクとして前記開口部よりイオン注入
を行い、第２導電型のベース領域（３ａ、３ｂ）を形成
する工程と、前記マスク材をマスクとして前記開口部よりイオン注入
を行い、前記ベース領域の中に該ベース領域よりも接合
深さの浅いソース領域（４ａ、４ｂ）を形成する工程
と、前記マスク材を除去する工程と、少なくも前記ソース領域と前記半導体層とに挟まれた前
記ベース領域の表層部の上にゲート電極（８）を形成す
ると共に、前記ベース領域及び前記ソース領域に電気的
に接続されるソース電極（１０）を形成する工程と、前記半導体基板のうち、前記主表面とは反対側にドレイ
ン電極（１１）を形成する工程と、を含むことを特徴と
する炭化珪素半導体装置の製造方法。
【請求項２】前記マスク材の開口部の側面の傾斜角度
を変化させることによって、前記ソース領域の大きさを
制御することを特徴とする請求項１に記載の炭化珪素半
導体装置の製造方法。
【請求項３】炭化珪素からなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、前記半導体層上に、第１のマスク材（２２）を成膜する
工程と、前記第１のマスク材の所定領域に第１の開口部（２２
ａ）を形成する工程と、前記第１のマスク材をマスクとして前記第１の開口部よ
りイオン注入を行い、前記半導体層の表層部に第１導電
型のベース領域（３ａ、３ｂ）を形成する工程と、前記第１の開口部を含む前記第１のマスク材の上に第２
のマスク材を堆積する工程と、前記第１のマスク材が露出するまで前記第２のマスク材
を除去して、前記第２のマスク材に前記第１の開口部よ
りも小さい第２の開口部を形成する工程と、前記第１、第２のマスク材をマスクとして前記第２の開
口部よりイオン注入を行い、前記ベース領域の中に該ベ
ース領域よりも接合深さの浅いソース領域（４ａ、４
ｂ）を形成する工程と、前記第１のマスク材と前記第２のマスクとを除去する工
程と、少なくも前記ソース領域と前記半導体層とに挟まれた前
記ベース領域の表層部の上にゲート電極（８）を形成す
ると共に、前記ベース領域及び前記ソース領域に電気的
に接続されるソース電極（１０）を形成する工程と、前記半導体基板のうち、前記主表面とは反対側にドレイ
ン電極（１１）を形成する工程と、を含むことを特徴と
する炭化珪素半導体装置の製造方法。
【請求項４】前記第２のマスク材の膜厚を制御するこ
とにより、前記ソース領域の大きさを制御することを特
徴とする請求項３に記載の炭化珪素半導体装置の製造方
法。
【請求項５】炭化珪素からなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、前記半導体層上に、マスク材（２５）を成膜する工程
と、前記マスク材の所定領域に開口部（２５ａ）を形成する
工程と、前記マスク材をマスクとして、前記半導体層表面に対し
て所定角度を成す斜めイオン注入を行い、第２導電型の
ベース領域（３ａ、３ｂ）を形成する工程と、前記マスク材をマスクとして前記開口部よりイオン注入
を行い、前記ベース領域の中に該ベース領域よりも接合
深さの浅いソース領域（４ａ、４ｂ）を形成する工程
と、前記マスク材を除去する工程と、少なくも前記ソース領域と前記半導体層とに挟まれた前
記ベース領域の表層部の上にゲート電極（８）を形成す
ると共に、前記ベース領域及び前記ソース領域に電気的
に接続されるソース電極（１０）を形成する工程と、前記半導体基板のうち、前記主表面とは反対側にドレイ
ン電極（１１）を形成する工程と、を含むことを特徴と
する炭化珪素半導体装置の製造方法。
【請求項６】前記ベース領域を形成する工程では、前
記斜めイオン注入の加速電圧及び角度を制御することに
より、前記ベース領域の大きさを制御していることを特
徴とする請求項５に記載の炭化珪素半導体装置の製造方
法。
【請求項７】炭化珪素からなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、前記半導体層上に、第１、第２のマスク材（４１、５
１、４２、５２）を順に積層する工程と、前記第２のマスク材（４２、５２）に、第１の開口部
（４２ａ、５２ａ）を設ける工程と、前記第１の開口部より前記第１のマスク材（４１、５
１）をエッチングし、前記第１の開口部よりも大きな第
２の開口部（４１ａ、５１ａ）を形成する工程と、前記第２のマスク材を用いて、第１の開口部からイオン
注入を行い、第１導電型のソース領域（４ａ、４ｂ）を
形成する工程と、前記第２のマスク材とを除去する工程と、前記第１のマスク材をマスクとして、前記第２の開口部
からイオン注入を行い、前記ソース領域を含む前記半導
体層の所定領域に第２導電型のベース領域（３ａ、３
ｂ）を形成する工程と、少なくも前記ソース領域と前記半導体層とに挟まれた前
記ベース領域の表層部の上にゲート電極（８）を形成す
ると共に、前記ベース領域及び前記ソース領域に電気的
に接続されるソース電極（１０）を形成する工程と、前記半導体基板のうち、前記主表面とは反対側にドレイ
ン電極（１１）を形成する工程と、を含むことを特徴と
する炭化珪素半導体装置の製造方法。
【請求項８】前記第１のマスク材をシリコン窒化膜で
構成し、前記第２のマスク材をシリコン酸化膜で構成す
ることを特徴とする請求項７に記載の炭化珪素半導体装
置の製造方法。
【請求項９】炭化珪素からなる第１導電型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなる第１導電型の半導体層（２）を形成す
る工程と、前記半導体層上に、第１、第２のマスク材（４５、６
２、４６、６３）を順に積層する工程と、前記第１及び第２のマスク材を貫通する第１の開口部
（４８、７０）を設ける工程と、前記第１及び第２のマスク材を用いて、第１の開口部か
らイオン注入を行い、第１導電型のソース領域（４ａ、
４ｂ）を形成する工程と、前記第２のマスク材をマスクとして、前記第１のマスク
材をＬＯＣＯＳ酸化したのち、前記第２のマスク材及び
前記第１のマスク材の酸化部分（４５ａ、６２ａ）を除
去して、前記第１のマスク材に前記第１の開口部よりも
大きな第２の開口部（４９、７１）を設ける工程と、前記第１のマスク材をマスクとして、前記第２の開口部
からイオン注入を行い、前記ソース領域を含む前記半導
体層の所定領域に第２導電型のベース領域（３ａ、３
ｂ）を形成する工程と、少なくも前記ソース領域と前記半導体層とに挟まれた前
記ベース領域の表層部の上にゲート電極（８）を形成す
ると共に、前記ベース領域及び前記ソース領域に電気的
に接続されるソース電極（１０）を形成する工程と、前記半導体基板のうち、前記主表面とは反対側にドレイ
ン電極（１１）を形成する工程と、を含むことを特徴と
する炭化珪素半導体装置の製造方法。
【請求項１０】前記第１のマスク材をポリシリコンで
構成し、前記第２のマスク材をシリコン窒化膜で構成し
ていることを特徴とする請求項９に記載の炭化珪素半導
体装置の製造方法。
【請求項１１】前記ベース領域を形成する工程の後、
前記ソース領域と前記半導体層とを繋ぐように、前記ベ
ース領域上にチャネル領域となる表面チャネル層（５）
を形成する工程を有し、前記ゲート電極を形成する工程では、前記表面チャネル
層の上に前記ゲート電極を形成することを特徴とする請
求項１乃至１０のいずれか１つに記載の炭化珪素半導体
装置の製造方法。