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JPH11220088A - 積層型ボールグリッドアレイ半導体パッケージ及びその製造方法 - Google Patents

積層型ボールグリッドアレイ半導体パッケージ及びその製造方法

Info

Publication number
JPH11220088A
JPH11220088A JP10306451A JP30645198A JPH11220088A JP H11220088 A JPH11220088 A JP H11220088A JP 10306451 A JP10306451 A JP 10306451A JP 30645198 A JP30645198 A JP 30645198A JP H11220088 A JPH11220088 A JP H11220088A
Authority
JP
Japan
Prior art keywords
external terminal
terminal pads
semiconductor package
substrate body
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10306451A
Other languages
English (en)
Inventor
Hyun Lee Jon
ヒュン リー ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH11220088A publication Critical patent/JPH11220088A/ja
Pending legal-status Critical Current

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    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

(57)【要約】 【課題】積層可能なボールグリッドアレイ（BGA ）半導
体パッケージ及びその製造方法を提供しようとするもの
である。 【解決手段】キャビティー21の切刻形成された基板本体
20と、複数の導電性配線46を有して上記基板本体20の上
面から下面まで付着された配線パターン膜40と、半導体
チップ60、導電性ワイヤー70、成形部80及びソルダーボ
ール90を備えた積層型ボールグリッドアレイ（BGA ）半
導体パッケージを構成する。前記配線パターン膜40の上
面には、上層に半導体パッケージが積層されたときに、
その上層の半導体パッケージのソルダーボール90と連結
される外部端子パッド44ｂが形成されており、前記外部
端子パッド44ｂは、前記配線パターン膜40に形成された
導電性配線を介して前記ソルダーボール90と電気的に連
結される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、積層可能なボール
グリッドアレイ（Ball Grid Array ）半導体パッケー
ジ及びその製造方法に関する。
【０００２】
【従来の技術】近年、多ピンパッケージの一種であるク
オードフラットパッケージ（Quad Flat Package ；以
下、QFP と称す）が半導体パッケージとして多用されて
いるが、このQFP は、多ピン化に従いアウトリードの幅
が段々細くなると共にリード間のピッチが微細化される
ため、リードの撓みが発生しやすく、かつ、印刷回路基
板（Printed Circuit Board ：以下、PCB と称す）
の表面に実装するとき、該PCB とパッケージ間の整列が
難しく、ソルダーの量を調節することが困難であるとい
う短所があった。
【０００３】そこで、アウトリードの代わりにソルダー
ボールを利用するボールグリッドアレイ（Ball Gride
Array ：以下、BGA と称す) 半導体パッケージが開発
されており、係るBGA 半導体パッケージによれば、多ピ
ン化傾向に対応しながら前記のようなQFP のもつ短所を
解決し得ることになる。従来、前記BGA 半導体パッケー
ジとしては、図５に示すような構造のものがあった。
【０００４】図５において、基板１の上部に接着剤３に
より半導体チップ２が接着される。前記基板１には、該
基板１の上部と下部とを電気的に連結するための配線が
埋設されており、前記半導体チップ２と前記配線の一方
端とが複数の導電性ワイヤー４により電気的に連結さ
れ、前記半導体チップ２及び複数のワイヤー４を密封し
て成形部５が形成される。そして、前記基板１の下面に
は、前記配線の他方端に複数個のソルダーボール６がそ
れぞれ付着される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のBGA 半導体パッケージにおいては、電気的信
号の入出力端子となるソルダーボールがパッケージの下
面のみに形成されるため、多層のパッケージモジュール
を構成することができず、従って、制限された面積内で
半導体パッケージを積層して、機能的容量の拡大を図る
ことができないという不都合な点があった。
【０００６】本発明は、このような従来の課題に鑑みて
なされたもので、複数の層に積層し得るBGA 半導体パッ
ケージ及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】このような目的を達成す
るため本発明に係る積層型BGA 半導体パッケージは、半
導体チップが搭載される基板本体と、該基板本体の底面
に付着されるソルダーボールと、前記基板本体の上面に
形成され、上層に積層される半導体パッケージの前記ソ
ルダーボールと連結される外部端子パッドと、前記半導
体チップ，ソルダーボール及び外部端子パッドを電気的
に接続する配線パターンとを有して構成される。
【０００８】かかる構成によれば、本発明に係る半導体
パッケージを上下に積層したときに、下層側の半導体パ
ッケージに形成された外部端子パッドに上層側の半導体
パッケージのソルダーボールが付着され、上層側の半導
体チップは、前記下層側の半導体パッケージの外部端子
パッド及びソルダーボールを介して、印刷回路基板との
間での入出力が行われることになる。
【０００９】また、本発明に係る積層型BGA 半導体パッ
ケージは、中央にキャビティーが切刻形成された基板本
体と、該基板本体の上面と下面間の電気的通路を形成す
るため、前記基板本体の前記キャビティーを除いた表面
上に複数の導電配線を有して被覆付着された配線パター
ン膜と、前記キャビティーの底面に接着された半導体チ
ップと、該半導体チップと前記複数の配線間をそれぞれ
電気的に連結する複数個の導電性ワイヤーと、前記半導
体チップ及びワイヤーを密封して前記キャビティー内に
充填された成形部と、前記基板本体の下面に接着された
前記配線パターン膜の各配線に連結して付着された複数
個のソルダーボールと、を備えて構成される。
【００１０】かかる構成によれば、前記配線パターン膜
の各配線により基板の上面及び下面に相互連結する電気
的共通端子が形成されるため、積層されるBGA 半導体パ
ッケージモジュールを制作し得る。そして、前記基板本
体の底面，側面及び上面に連結して付着される底面部
分，側面部分及び上面部分から構成され、前記底面部分
には前記複数のソルダーボールを付着するための複数の
第１外部端子パッドが形成され、該第１外部端子パッド
に前記複数のソルダーボールがそれぞれ付着される一
方、前記上面部分には、前記第１外部端子パッドに導電
性配線により連結された複数の第２外部端子パッドがそ
れぞれ形成され、更に、前記上面部分の端部には複数の
内部端子パッドが形成され、該内部端子パッドに前記ワ
イヤーの一方端が連結され、前記第１外部端子パッド，
第２外部端子パッド及び内部端子パッドが前記複数の配
線により相互電気的に連結される。
【００１１】かかる構成によると、前記基板本体の下面
及び上面にそれぞれ対応して形成された第１及び第２外
部端子パッドが相互電気的に連結されて共通端子を形成
するため、前記基板本体の上面と下面間には電気的通路
が形成される。ここで、前記第１及び第２外部端子パッ
ドは半球形の凹状に形成される。かかる構成によれば、
BGA 半導体パッケージの制作時ソルダーボールの接着を
容易にさせ、かつ、完成されたBGA 半導体パッケージを
積層するときソルダーボールが第２外部端子内に容易に
整合されて、積層が一層容易になる。
【００１２】また、本発明に係る積層型BGA 半導体パッ
ケージの製造方法においては、基板本体を準備する工程
と、前記基板本体の上面中央部にキャビティーを切刻形
成する工程と、複数の配線がパターン化された配線パタ
ーン膜を前記基板本体の前記キャビティーを除いた全表
面に被覆付着する配線パターン膜の形成工程と、前記キ
ャビティーの底面に半導体チップを付着するチップ付着
工程と、複数個の導電性ワイヤーを用いて前記半導体チ
ップと複数の配線間を相互電気的に連結するワイヤーボ
ンディング工程と、前記半導体チップ及びワイヤーを密
封し成形部を形成する成形工程と、前記基板本体の下面
に形成された前記複数の配線上にソルダーボールを付着
するソルダーボール形成工程と、を順次行うようになっ
ている。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。図１は、実施形態における積層型
BGA 半導体パッケージを示す断面図であり、絶縁性物質
からなる基板本体20の中央部にキャビティー21が切刻形
成され、該キャビティー21を除外した基板本体20の全表
面には、膠のような第１接着部材30により配線パターン
膜40が接着される。
【００１４】前記配線パターン膜40は、図２に示したよ
うに、前記基板本体20の底面，側面及び上面に連続して
形成される底面部分41，側面部分42及び上面部分43から
構成される。尚、前記図２は、図１のｘ−ｘ’基準線よ
りも左側の部分の配線パターン40を展開図として示すも
のであり、図２のｘ−ｘ’基準線よりも左側は、前記キ
ャビティー21の部分に相当することになる。
【００１５】前記配線パターン膜40の底面部分41には、
設計パターンに従い複数の第１外部端子パッド44a が形
成され、上面部分43には、前記複数の第１外部端子パッ
ド44a それぞれに導電性配線46により連結された複数の
第２外部端子パッド44b が形成される。前記第１，第２
外部端子パッド44a,44b は、前記基板本体20の側端面を
基準として上下に同じ位置になるように、即ち、第２外
部端子パッド44b が形成される位置から基板本体20を上
下に貫通した位置が第１外部端子パッド44a の位置にな
るように形成されている。
【００１６】また、前記配線パターン膜40の上面部分43
のキャビティー21側の端部には、複数の内部端子パッド
45が前記第１外部端子パッド44a 及び第２外部端子パッ
ド44b に対応して形成され、これら内部端子パッド45と
第２外部端子パッド44b とはパターニングされた複数の
導電性配線46により電気的に連結され、結果的に、内部
端子パッド45と第１外部端子パッド44a 及び第２外部端
子パッド44b とが相互に電気的に連結されるようになっ
ている。
【００１７】ここで、前記第１及び第２外部端子パッド
44a,44b は、後述するソルダーボール90を付着させるた
めに、半球形の凹状に形成される。更に、図１に示した
ように、前記キャビティー21の底面には、エポキシ接着
剤のような第２接着部材50により半導体チップ60が接着
され、該半導体チップ60と前記配線パターン膜40の上面
部分43に形成された複数の内部端子パッド45とはそれぞ
れ導電性ワイヤー70により電気的に連結される。
【００１８】そして、前記キャビティー21の内部に前記
半導体チップ60及びワイヤー70を密封するようにエポキ
シ成形化合物を充填することで成形部80が形成され、前
記配線パターン膜40の底面部分41に形成された複数の第
１外部端子パッド44a 上にはそれぞれソルダーボール90
が接着される。前記構成のBGA 半導体パッケージの製造
方法を以下に説明する。
【００１９】先ず、図３（ａ）に示したように、基板本
体20の上面中央部にキャビティー21を切刻形成した後、
前記キャビティー21を除く前記基板本体20の上面及び基
板本体20の下面全体に膠のような第１接着部材30を塗り
付ける。次いで、図３（ｂ）に示したように、前記基板
本体20のキャビティー21を除外した全表面上に、図２に
示したような配線パターン膜40を被覆付着した後、金型
状の上部及び下部成形板100 ，110 を用いて前記配線パ
ターン膜40を熱圧着させ、前記配線パターン膜40を前記
基板本体20に対して堅固に付着させる。このとき、少な
くとも前記キャビティー21の底面は前記配線パターン膜
40に被覆されることなく露出するようにする。
【００２０】次いで、図３（ｃ）に示したように、前記
キャビティー21の底面に第２接着部材50により半導体チ
ップ60を接着し、該半導体チップ60と前記配線パターン
膜40の各内部端子パッド45間をそれぞれ導電性ワイヤー
70により電気的に連結させる。次いで、図３（ｄ）に示
したように、前記キャビティー21内にエポキシ成形化合
物を充填して前記半導体チップ60及びワイヤー70を密封
する成形部80を形成し、最後に、前記配線パターン膜40
の底面部分41の複数の第１外部端子パッド44a上にソル
ダーボール90をそれぞれ付着させて、実施形態のBGA 半
導体パッケージの製造を終了する。
【００２１】前記BGA 半導体パッケージを上下に積層
し、多層のパッケージモジュールを構成する場合には、
図４に示したように、下層側のBGA 半導体パッケージ20
0 の第２外部端子パッド44b 上に、上層側のBGA 半導体
パッケージ300 のソルダーボール90を位置合わせして積
層した後、リフロー工程を施して前記ソルダーボール90
を溶融して付着させ、上層及び下層の半導体パッケージ
300 ，200 を堅固に付着して積層させる。
【００２２】
【発明の効果】以上説明したように、本発明に係るBGA
半導体パッケージ及びその製造方法によると、単層のBG
A 半導体パッケージを生産することで、別途の追加工程
を行わずにリフロー工程のみを施して多層の半導体パッ
ケージモジュールを制作することができるため、制限さ
れた面積内における半導体パッケージの機能的容量を拡
大し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る積層型BGA 半導体パッケージの構
造を示した縦断面図である。
【図２】図１の配線パターン膜のｘ−ｘ′基準線の左側
部分を基板本体から分離して広げて示した展開図であ
る。
【図３】本発明に係る積層型BGA 半導体パッケージの製
造方法を示した工程図である。
【図４】本発明に係る積層型BGA 半導体パッケージを積
層してなるパッケージモジュールの構造を示した縦断面
図である。
【図５】従来のBGA 半導体パッケージの構造を示した縦
断面図である。
【符号の説明】
20…基板本体 21…キャビティー 30…第１接着部材 40…配線パターン膜 41…配線パターン膜の底面部分 42…配線パターン膜の側面部分 43…配線パターン膜の上面部分 44a …第１外部端子パッド 44b …第２外部端子パッド 45…内部端子パッド 46…電導性配線 50…第２接着部材 60…半導体チップ 70…ワイヤー 80…成形部 90…ソルダーボール

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】半導体チップが搭載される基板本体と、該
    基板本体の底面に付着されるソルダーボールと、前記基
    板本体の上面に形成され、上層に積層される半導体パッ
    ケージの前記ソルダーボールと連結される外部端子パッ
    ドと、前記半導体チップ，ソルダーボール及び外部端子
    パッドを電気的に接続する配線パターンとを有してなる
    積層型ボールグリッドアレイ半導体パッケージ。
  2. 【請求項２】中央にキャビティーが切刻形成された基板
    本体と、 該基板本体の上面と下面間の電気的通路を形成するた
    め、該基板本体の前記キャビティーを除いた表面上に複
    数の導電性配線を有して被覆付着された配線パターン膜
    と、 前記キャビティーの底面に接着された半導体チップと、 該半導体チップと前記複数の配線間をそれぞれ電気的連
    結する複数個の導電性ワイヤーと、 前記半導体チップ及びワイヤーを密封して前記キャビテ
    ィー内に充填された成形部と、 前記基板本体の下面に接着された前記配線パターン膜の
    各配線に連結して付着された複数のソルダーボールと、 を備えて構成された積層型ボールグリッドアレイ半導体
    パッケージ。
  3. 【請求項３】前記配線パターン膜は、前記基板本体の底
    面，側面及び上面に連結して付着される底面部分，側面
    部分及び上面部分から構成され、前記底面部分には前記
    複数のソルダーボールを付着するための複数の第１外部
    端子パッドが形成され、該第１外部端子パッドに前記複
    数のソルダーボールがそれぞれ付着される一方、前記上
    面部分には、前記第１外部端子パッドに導電性配線によ
    り連結された複数の第２外部端子パッドがそれぞれ形成
    され、更に、前記上面部分の端部には複数の内部端子パ
    ッドが形成され、該内部端子パッドに前記ワイヤーの一
    方端が連結され、前記第１外部端子パッド，第２外部端
    子パッド及び内部端子パッドが前記複数の配線により相
    互電気的に連結されることを特徴とする請求項２記載の
    積層型ボールグリッドアレイ半導体パッケージ。
  4. 【請求項４】前記複数の第１及び第２外部端子パッド
    が、半球形の凹状に形成されることを特徴とする請求項
    ３記載の積層型ボールグリッドアレイ半導体パッケー
    ジ。
  5. 【請求項５】基板本体を準備する工程と、 前記基板本体の上面中央部にキャビティーを切刻形成す
    る工程と、 複数の配線がパターン化された配線パターン膜を、前記
    基板本体の前記キャビティーを除いた全表面に被覆付着
    する配線パターン膜の形成工程と、 前記キャビティーの底面に半導体チップを付着するチッ
    プ付着工程と、 複数個の導電性ワイヤーにより前記半導体チップと複数
    の配線間を相互電気的に連結するワイヤーボンディング
    工程と、 前記半導体チップ及び複数のワイヤーを密封して成形部
    を形成する成形工程と、 前記基板本体の下面に形成された前記複数の配線上にソ
    ルダーボールを付着するソルダーボール形成工程と、 を順次行うことを特徴とする積層型ボールグリッドアレ
    イ半導体パッケージの製造方法。
  6. 【請求項６】前記配線パターン膜は、前記基板本体の底
    面、側面及び上面に連結して付着される底面部分、側面
    部分及び上面部分から構成され、前記底面部分には前記
    複数のソルダーボールを付着するための複数の第１外部
    端子パッドが形成され、該第１外部端子パッドに前記複
    数のソルダーボールがそれぞれ付着される一方、前記上
    面部分には、前記第１外部端子パッドに導電性配線によ
    り連結された複数の第２外部端子パッドがそれぞれ形成
    され、更に、前記上面部分の端部には複数の内部端子パ
    ッドが形成され、該内部端子パッドに前記ワイヤーの一
    方端が連結され、前記第１外部端子パッド，第２外部端
    子パッド及び内部端子パッドが前記複数の配線により相
    互電気的に連結されることを特徴とする請求項５記載の
    積層型ボールグリッドアレイ半導体パッケージの製造方
    法。
  7. 【請求項７】前記複数の第１及び第２外部端子パッド
    は、半球形の凹状に形成されることを特徴とする請求項
    ６記載の積層型ボールグリッドアレイ半導体パッケージ
    の製造方法。
  8. 【請求項８】前記配線パターン膜を前記基板本体の表面
    に付着させた後、熱圧着工程を施すことを特徴とする請
    求項５〜７のいずれか１つに記載の積層型ボールグリッ
    ドアレイ半導体パッケージの製造方法。
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