JPH1117165A - 半導体装置の積層ゲート構造 - Google Patents
半導体装置の積層ゲート構造Info
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- JPH1117165A JPH1117165A JP16423297A JP16423297A JPH1117165A JP H1117165 A JPH1117165 A JP H1117165A JP 16423297 A JP16423297 A JP 16423297A JP 16423297 A JP16423297 A JP 16423297A JP H1117165 A JPH1117165 A JP H1117165A
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Abstract
(57)【要約】
【課題】従来、低抵抗で薄膜化されたゲート電極は、ポ
リシリコン層が薄くされ、ゲート電極形成のエッチング
時に、不必要にポリシリコン層が除去され、ポリシリコ
ン層のみならず、さらに下層のゲート絶縁膜も除去さ
れ、ゲート絶縁膜が無くなったり、下の不純物拡散部分
の結晶構造が壊れたり、荒れてしまう。 【解決手段】本発明は、下層からポリシリコン層５、エ
ッチングストッパ層６、金属層９が積層され、ポリシリ
コン層５に対してエッチングレートが低い酸化膜や窒化
膜をエッチングストッパ層６とし、ゲート電極１２の形
成時に、ポリシリコン層５のオーバーエッチングやゲー
ト絶縁膜４への損傷が防止され、エッチングストッパ層
６を金属層９で覆い、ポリシリコン層５と金属層９を電
気的に導通する領域が設けられ、ポリシリコン層５が薄
くされ、薄膜化された半導体装置の積層ゲート構造であ
る。
リシリコン層が薄くされ、ゲート電極形成のエッチング
時に、不必要にポリシリコン層が除去され、ポリシリコ
ン層のみならず、さらに下層のゲート絶縁膜も除去さ
れ、ゲート絶縁膜が無くなったり、下の不純物拡散部分
の結晶構造が壊れたり、荒れてしまう。 【解決手段】本発明は、下層からポリシリコン層５、エ
ッチングストッパ層６、金属層９が積層され、ポリシリ
コン層５に対してエッチングレートが低い酸化膜や窒化
膜をエッチングストッパ層６とし、ゲート電極１２の形
成時に、ポリシリコン層５のオーバーエッチングやゲー
ト絶縁膜４への損傷が防止され、エッチングストッパ層
６を金属層９で覆い、ポリシリコン層５と金属層９を電
気的に導通する領域が設けられ、ポリシリコン層５が薄
くされ、薄膜化された半導体装置の積層ゲート構造であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
されるトランジスタの積層ゲート構造に関する。
されるトランジスタの積層ゲート構造に関する。
【０００２】
【従来の技術】一般に、初期のＭＯＳトランジスタのゲ
ート電極には、ゲート酸化膜上に金属層が形成されてい
た。しかし集積化が進み、且つ形成方法にセルフアライ
メントの手法が導入されるに従い、具体的には、不純物
を注入する拡散層（アクティブ領域）をセルフアライメ
ント的に形成する手法が用いられたため、ゲート電極が
金属からポリシリコンに移行して形成されるようになっ
た。
ート電極には、ゲート酸化膜上に金属層が形成されてい
た。しかし集積化が進み、且つ形成方法にセルフアライ
メントの手法が導入されるに従い、具体的には、不純物
を注入する拡散層（アクティブ領域）をセルフアライメ
ント的に形成する手法が用いられたため、ゲート電極が
金属からポリシリコンに移行して形成されるようになっ
た。
【０００３】そして、さらなる微細化や高速処理の要求
に伴い、ゲート電極はポリシリコン層単体からシリサイ
ド・ポリサイドを積層した構造で用いられるようにな
り、特に、低抵抗なゲート電極が必要とされるときは、
膜厚が厚いポリサイドを用いている。
に伴い、ゲート電極はポリシリコン層単体からシリサイ
ド・ポリサイドを積層した構造で用いられるようにな
り、特に、低抵抗なゲート電極が必要とされるときは、
膜厚が厚いポリサイドを用いている。
【０００４】また微細化とともに、回路素子を階層的に
形成する多層構造も取り入れられており、各層の平坦化
の影響から段差緩和のためにゲート電極を薄膜化するこ
とが重要となっている。
形成する多層構造も取り入れられており、各層の平坦化
の影響から段差緩和のためにゲート電極を薄膜化するこ
とが重要となっている。
【０００５】
【発明が解決しようとする課題】前述したポリサイドを
用いたゲート電極は、通常、ポリシリコン層を形成した
後、上層にポリサイド層を積層した構造となっている。
また、前述した膜厚の厚いポリサイド層を形成する方法
もある。
用いたゲート電極は、通常、ポリシリコン層を形成した
後、上層にポリサイド層を積層した構造となっている。
また、前述した膜厚の厚いポリサイド層を形成する方法
もある。
【０００６】一般的に、低抵抗を維持しつつ、ゲート電
極の薄膜化を図る場合、上層のポリサイド層は、ある程
度の膜厚が必要であるため、下層のポリシリコン層を薄
くすることとなる。
極の薄膜化を図る場合、上層のポリサイド層は、ある程
度の膜厚が必要であるため、下層のポリシリコン層を薄
くすることとなる。
【０００７】しかし、ゲート電極を形成するエッチング
処理を行った際、ポリサイド層をエッチングするプロセ
スガスは、ポリシリコン層もエッチングする。このため
ポリシリコン層はストッパとしては機能せず、薄膜化を
狙って下層のポリシリコン層を薄くしすぎると、後の製
造工程のゲート電極を形成するためのエッチングの時
に、ポリシリコン層のみならず、さらに下層のゲート絶
縁膜もエッチングされてしまう場合があり、ゲート酸化
膜が無くなったり、その下層の不純物拡散部分の結晶構
造が壊れたり、荒れてしまうという問題が生じることと
なる。
処理を行った際、ポリサイド層をエッチングするプロセ
スガスは、ポリシリコン層もエッチングする。このため
ポリシリコン層はストッパとしては機能せず、薄膜化を
狙って下層のポリシリコン層を薄くしすぎると、後の製
造工程のゲート電極を形成するためのエッチングの時
に、ポリシリコン層のみならず、さらに下層のゲート絶
縁膜もエッチングされてしまう場合があり、ゲート酸化
膜が無くなったり、その下層の不純物拡散部分の結晶構
造が壊れたり、荒れてしまうという問題が生じることと
なる。
【０００８】そこで本発明は、ゲート電極の積層構造内
に低抵抗を維持しつつ、エッチングストッパ層を設け
て、下層のポリシリコン層及びゲート絶縁層を保護し、
ゲート電極の薄膜化を実現する半導体装置の積層ゲート
構造を提供することを目的とする。
に低抵抗を維持しつつ、エッチングストッパ層を設け
て、下層のポリシリコン層及びゲート絶縁層を保護し、
ゲート電極の薄膜化を実現する半導体装置の積層ゲート
構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体基板上に形成されるトランジスタに
おいて、ゲート電極が、ゲート酸化膜上に形成されるポ
リシリコン層と、前記ポリシリコン層上に形成され、該
ポリシリコン層の面積よりも小さい面積で、該ポリシリ
コン層に対してエッチングストッパとして機能する、シ
リコン酸化膜、シリコン窒化膜、窒化チタン、窒化タン
グステンのいずれかからなるエッチングストッパ層と、
前記ポリシリコン層と同じ面積で、前記エッチングスト
ッパ層が露出しないように覆いつつ、前記ポリシリコン
層に電気的に接続するコンタクト領域が少なくとも１ヶ
所以上有するように前記ポリシリコン層上に形成される
金属層とからなる半導体装置の積層ゲート構造を提供す
る。
するために、半導体基板上に形成されるトランジスタに
おいて、ゲート電極が、ゲート酸化膜上に形成されるポ
リシリコン層と、前記ポリシリコン層上に形成され、該
ポリシリコン層の面積よりも小さい面積で、該ポリシリ
コン層に対してエッチングストッパとして機能する、シ
リコン酸化膜、シリコン窒化膜、窒化チタン、窒化タン
グステンのいずれかからなるエッチングストッパ層と、
前記ポリシリコン層と同じ面積で、前記エッチングスト
ッパ層が露出しないように覆いつつ、前記ポリシリコン
層に電気的に接続するコンタクト領域が少なくとも１ヶ
所以上有するように前記ポリシリコン層上に形成される
金属層とからなる半導体装置の積層ゲート構造を提供す
る。
【００１０】以上のような構成の半導体装置の積層ゲー
ト構造は、コンタクト孔はトランジスタのゲート部分が
金属層オーバエッチング時にエッチングダメージを受け
ないように、ゲートのエッジになる部分に少なくとも１
ヶ所開口する。コンタクト孔形成条件は、例えば、ＲＩ
Ｅ法でＣＨＦ3 ／Ｃ2Ｆ6混合のプロセスガスを用いる。
次ら金属層を堆積する。例えば、タングステンポリサイ
ドをＬＰＣＶＤ法を用いて、成膜条件ＷＦ6 ／ＳｉＨ4
の混合プロセスガス、成膜温度６００℃で膜厚１５０nm
堆積させる。
ト構造は、コンタクト孔はトランジスタのゲート部分が
金属層オーバエッチング時にエッチングダメージを受け
ないように、ゲートのエッジになる部分に少なくとも１
ヶ所開口する。コンタクト孔形成条件は、例えば、ＲＩ
Ｅ法でＣＨＦ3 ／Ｃ2Ｆ6混合のプロセスガスを用いる。
次ら金属層を堆積する。例えば、タングステンポリサイ
ドをＬＰＣＶＤ法を用いて、成膜条件ＷＦ6 ／ＳｉＨ4
の混合プロセスガス、成膜温度６００℃で膜厚１５０nm
堆積させる。
【００１１】続いて、エッチングによりゲートを切り出
す。例えば、フォトリソグラフィ技術で前記コンタクト
孔を含むようにマスクパターンを形成し、ＲＩＥ法を用
いて、前記タングステンポリサイドを、ＨＢｒ／ＣL2
若しくは、ＨＢｒ／ＳＦ6 の混合プロセスガスで、酸化
膜をＣＨＦ3 /Ｃ2Ｆ6の混合プロセスガスで、ポリシリ
コンは、ＨＢｒ／ＣL2 でエッチングを行う。コンタク
ト孔はゲートエッジにあるため、つまり素子分領域の上
にあるためポリサイドオーバーエッチングの影響は少な
い。また、アクティブ領域は、酸化膜エッチングストッ
パがあるためポリサイドオーバーエッチングの影響なし
に切り出せる。
す。例えば、フォトリソグラフィ技術で前記コンタクト
孔を含むようにマスクパターンを形成し、ＲＩＥ法を用
いて、前記タングステンポリサイドを、ＨＢｒ／ＣL2
若しくは、ＨＢｒ／ＳＦ6 の混合プロセスガスで、酸化
膜をＣＨＦ3 /Ｃ2Ｆ6の混合プロセスガスで、ポリシリ
コンは、ＨＢｒ／ＣL2 でエッチングを行う。コンタク
ト孔はゲートエッジにあるため、つまり素子分領域の上
にあるためポリサイドオーバーエッチングの影響は少な
い。また、アクティブ領域は、酸化膜エッチングストッ
パがあるためポリサイドオーバーエッチングの影響なし
に切り出せる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１３】図１には、本発明による半導体装置の積層
ゲート構造の実施形態の構成を示し説明する。図１
（ａ）は、正面から見た断面構造を示し、同図（ｂ）
は、同図（ａ）のＡ−Ａにおける側面から見た断面構造
を示し、同図（ｃ）は、上から見た上面図を示してい
る。
ゲート構造の実施形態の構成を示し説明する。図１
（ａ）は、正面から見た断面構造を示し、同図（ｂ）
は、同図（ａ）のＡ−Ａにおける側面から見た断面構造
を示し、同図（ｃ）は、上から見た上面図を示してい
る。
【００１４】図１は、半導体基板１上で素子分離領域２
により電気的に分離されている素子形成領域３に形成さ
れたトランジスタの積層ゲートを示しており、ゲート酸
化膜４上にポリシリコン層５と、前記ポリシリコン層５
の面積よりも小さい面積で表面に露出せず、該ポリシリ
コン層５よりもエッチングレートとが低いエッチングス
トッパ層６と、前記ポリシリコン層５に接続するコンタ
クト領域が少なくとも１ヶ所以上あり、該ポリシリコン
層５と同じ面積でエッチングストッパ層６が露出しない
ように覆いつつポリシリコン層５上に形成されるポリサ
イドからなる金属層９と、の積層構造からなるゲート電
極１２を形成する。このゲート電極１２の両サイドに
は、ソース・ドレイン１３となるアクティブ領域が形成
される。
により電気的に分離されている素子形成領域３に形成さ
れたトランジスタの積層ゲートを示しており、ゲート酸
化膜４上にポリシリコン層５と、前記ポリシリコン層５
の面積よりも小さい面積で表面に露出せず、該ポリシリ
コン層５よりもエッチングレートとが低いエッチングス
トッパ層６と、前記ポリシリコン層５に接続するコンタ
クト領域が少なくとも１ヶ所以上あり、該ポリシリコン
層５と同じ面積でエッチングストッパ層６が露出しない
ように覆いつつポリシリコン層５上に形成されるポリサ
イドからなる金属層９と、の積層構造からなるゲート電
極１２を形成する。このゲート電極１２の両サイドに
は、ソース・ドレイン１３となるアクティブ領域が形成
される。
【００１５】前記エッチングストッパ層６は、ポリシリ
コン層５よりもエッチングされにくい部材で有ればよ
く、例えば、シリコン酸化膜等の酸化物や窒化チタン
（ＴiＮ）、窒化タングステン（ＷＮ）等の金属窒化物
があり、好ましくは、ポリシリコンやポリサイドと密着
性が高く、熱膨張率等が等しい方がよい。
コン層５よりもエッチングされにくい部材で有ればよ
く、例えば、シリコン酸化膜等の酸化物や窒化チタン
（ＴiＮ）、窒化タングステン（ＷＮ）等の金属窒化物
があり、好ましくは、ポリシリコンやポリサイドと密着
性が高く、熱膨張率等が等しい方がよい。
【００１６】このような積層構造において、前記ポリシ
リコン層５とポリサイドからなる前記金属層９との両端
部が電気的に接続するコンタクト領域の一方の長さは、
ゲート電極１２の長方向の長さに対して、少なくとも１
／１０〜１／２０程度の長さが好ましい。
リコン層５とポリサイドからなる前記金属層９との両端
部が電気的に接続するコンタクト領域の一方の長さは、
ゲート電極１２の長方向の長さに対して、少なくとも１
／１０〜１／２０程度の長さが好ましい。
【００１７】また、ゲート電極の形成を行う時のエッチ
ングの際にエッチングストッパ層は、断面側の表面に露
出しないようにパターニングする必要がある。これは、
素子分離領域２の溝を形成するまでエッチングする時
に、エッチングストッパ層が露出していると、その部分
がエッチングされてしまうためである。
ングの際にエッチングストッパ層は、断面側の表面に露
出しないようにパターニングする必要がある。これは、
素子分離領域２の溝を形成するまでエッチングする時
に、エッチングストッパ層が露出していると、その部分
がエッチングされてしまうためである。
【００１８】図２及び図３に示す製造工程図を参照し
て、本実施形態の積層ゲートの製造工程について説明す
る。
て、本実施形態の積層ゲートの製造工程について説明す
る。
【００１９】図２（ａ）に示すように、半導体基板１上
にＬＯＣＯＳによる素子分離領域２で区分された素子形
成領域３を形成する。
にＬＯＣＯＳによる素子分離領域２で区分された素子形
成領域３を形成する。
【００２０】そして、熱酸化処理により、素子形成領域
３上に膜厚７nm程度のゲート酸化膜４を形成した後、Ｌ
ＰＣＶＤ法により膜厚５０nm程度のポリシリコン層５を
堆積させる。その後、必要に応じて、このポリシリコン
層５にin-situドープやイオン注入により不純物を導入
する。
３上に膜厚７nm程度のゲート酸化膜４を形成した後、Ｌ
ＰＣＶＤ法により膜厚５０nm程度のポリシリコン層５を
堆積させる。その後、必要に応じて、このポリシリコン
層５にin-situドープやイオン注入により不純物を導入
する。
【００２１】図２（ｂ）に示すように、本発明の特徴と
なるエッチングストッパ層を形成する。このエッチング
ストッパ層６は、熱酸化処理やＬＰＣＶＤ法等を用い
て、例えば膜厚１０nmの酸化膜（ＬＴＯ膜）により形成
される。
なるエッチングストッパ層を形成する。このエッチング
ストッパ層６は、熱酸化処理やＬＰＣＶＤ法等を用い
て、例えば膜厚１０nmの酸化膜（ＬＴＯ膜）により形成
される。
【００２２】次に図２（ｃ）に示すように、後の工程で
積層される金属層と前記ポリシリコン層５がエッチング
ストッパ層６を挟んで接続するためのコンタクト領域を
形成するためにフォトリソグラフィ技術によりレジスト
マスク７を形成する。そして、ＲＩＥ等の異方性エッチ
ングにより、ポリシリコン層５の表面が露出するように
エッチングストッパ層６の一部を除去し、図２（ｄ）に
示すようなコンタクト孔８を形成する。ここで、コンタ
クト孔８は、径が０．３〜０．４μｍ程度であり、のト
ランジスタのゲート部分が金属層オーバーエッチング時
にエッチンググメージを受けないように、ゲートのエッ
ジに成る部分に少なくとも１ヶ所を開口する。 図３
（ａ）に示すように、エッチングストッパ層６を含むポ
リシリコン層５上にＬＰＣＶＤ法等を用いて、例えば、
膜厚１５０nm程度のタングステンポリサイドからなる金
属層９を堆積させる。
積層される金属層と前記ポリシリコン層５がエッチング
ストッパ層６を挟んで接続するためのコンタクト領域を
形成するためにフォトリソグラフィ技術によりレジスト
マスク７を形成する。そして、ＲＩＥ等の異方性エッチ
ングにより、ポリシリコン層５の表面が露出するように
エッチングストッパ層６の一部を除去し、図２（ｄ）に
示すようなコンタクト孔８を形成する。ここで、コンタ
クト孔８は、径が０．３〜０．４μｍ程度であり、のト
ランジスタのゲート部分が金属層オーバーエッチング時
にエッチンググメージを受けないように、ゲートのエッ
ジに成る部分に少なくとも１ヶ所を開口する。 図３
（ａ）に示すように、エッチングストッパ層６を含むポ
リシリコン層５上にＬＰＣＶＤ法等を用いて、例えば、
膜厚１５０nm程度のタングステンポリサイドからなる金
属層９を堆積させる。
【００２３】続いて、図３（ｂ）に示すように、前記金
属層９上にフォトリソグラフィ技術によるレジストマス
ク１０を形成し、異方性エッチングを用いて、素子分領
域２をオーバーエッチングして溝１１ができる程度まで
掘り下げて、電気的に分離したゲート電極１２を形成す
る。
属層９上にフォトリソグラフィ技術によるレジストマス
ク１０を形成し、異方性エッチングを用いて、素子分領
域２をオーバーエッチングして溝１１ができる程度まで
掘り下げて、電気的に分離したゲート電極１２を形成す
る。
【００２４】このレジストマスク１０は、コンタクト孔
８の一部を含むようにマスクをパターン形成し、まず、
プロセスガスにＨＢｒ／ＣL2 又はＨＢｒ／ＳＦ6 ガス
を用いて除去し、引き続き、ポリシリコン膜５をＨＢｒ
／ＣL2ガスを用いて除去する。
８の一部を含むようにマスクをパターン形成し、まず、
プロセスガスにＨＢｒ／ＣL2 又はＨＢｒ／ＳＦ6 ガス
を用いて除去し、引き続き、ポリシリコン膜５をＨＢｒ
／ＣL2ガスを用いて除去する。
【００２５】この様なエッチングにより、素子分離領域
２が露出し、さらに、ＣＨＦ3 ／Ｃ2Ｆ2 を用いて素子
分離領域２に対して、オーバーエッチングを行い、溝１
１を形成して、ゲート電極１２を電気的に分離し形成す
る。
２が露出し、さらに、ＣＨＦ3 ／Ｃ2Ｆ2 を用いて素子
分離領域２に対して、オーバーエッチングを行い、溝１
１を形成して、ゲート電極１２を電気的に分離し形成す
る。
【００２６】この様なエッチング処理により、コンタク
ト孔８は、ゲート電極１２のエッジ部分有り、つまり、
素子分離領域２の上にあるため、ポリサイドオーバーエ
ッチが発生しても、その影響は少ない、また、素子形成
領域３上でゲート電極１２を挟んで形成されるアクティ
ブ部（図示せず）は、エッチングストッパ層がゲート電
極を構成する積層構造内の形成されているため、ポリサ
イドオーバーエッチングの影響なしにゲート電極１２を
形成することができる。
ト孔８は、ゲート電極１２のエッジ部分有り、つまり、
素子分離領域２の上にあるため、ポリサイドオーバーエ
ッチが発生しても、その影響は少ない、また、素子形成
領域３上でゲート電極１２を挟んで形成されるアクティ
ブ部（図示せず）は、エッチングストッパ層がゲート電
極を構成する積層構造内の形成されているため、ポリサ
イドオーバーエッチングの影響なしにゲート電極１２を
形成することができる。
【００２７】以上説明したように、本実施形態のゲート
電極の積層構造によれば、ポリシリコン層５に対してエ
ッチングレートが低い材料により、エッチングストッパ
として機能するエッチングストッパ層を設け、ゲート電
極の形成時に発生する恐れがあるオーバーエッチングに
よるポリシリコン層及びゲート絶縁膜への損傷を防止す
る。
電極の積層構造によれば、ポリシリコン層５に対してエ
ッチングレートが低い材料により、エッチングストッパ
として機能するエッチングストッパ層を設け、ゲート電
極の形成時に発生する恐れがあるオーバーエッチングに
よるポリシリコン層及びゲート絶縁膜への損傷を防止す
る。
【００２８】さらにエッチングストッパ層の表面への露
出を避けて、金属層で覆い、ポリシリコン層と金属層を
電気的に導通させるコンタクト領域が両端に設けられる
構造により、ゲート電極を形成する際の素子分離領域へ
のエッチング時に、エッチングストッパ層により下層へ
の影響を与えず、下層のポリシリコン層をいかに薄くし
ようとも、所望する積層構造のゲート電極を形成するこ
とができる。
出を避けて、金属層で覆い、ポリシリコン層と金属層を
電気的に導通させるコンタクト領域が両端に設けられる
構造により、ゲート電極を形成する際の素子分離領域へ
のエッチング時に、エッチングストッパ層により下層へ
の影響を与えず、下層のポリシリコン層をいかに薄くし
ようとも、所望する積層構造のゲート電極を形成するこ
とができる。
【００２９】
【発明の効果】以上詳述したように本発明によれば、ゲ
ート電極の積層構造内に低抵抗を維持しつつ、エッチン
グストッパ層を設けて、下層のポリシリコン層及びゲー
ト絶縁層を保護し、ゲート電極の薄膜化を実現する半導
体装置の積層ゲート構造を提供することができる。
ート電極の積層構造内に低抵抗を維持しつつ、エッチン
グストッパ層を設けて、下層のポリシリコン層及びゲー
ト絶縁層を保護し、ゲート電極の薄膜化を実現する半導
体装置の積層ゲート構造を提供することができる。
【図１】本発明による半導体装置の積層ゲート構造の一
実施形態の構成例を示す図である。
実施形態の構成例を示す図である。
【図２】図１に示した積層ゲート電極の製造工程の前半
を示す図である。
を示す図である。
【図３】図１に示した積層ゲート電極の製造工程の後半
を示す図である。
を示す図である。
１…半導体基板 ２…素子分離領域 ３…素子形成領域 ４…ゲート酸化膜 ５…ポリシリコン層 ６…エッチングストッパ層 ９…金属層 １２…ゲート電極 １３…ソース・ドレイン（アクティブ領域）
Claims (5)
- 【請求項１】 半導体基板上に形成されるトランジスタ
において、 ゲート電極は、ゲート酸化膜上に形成される第１の導電
体からなる下層導電層と、前記下層導電層上に形成され
る前記第１の導電体よりもエッチングレートが低くエッ
チングストッパとして機能するエッチングストッパ層
と、前記エッチングストッパ層上に形成され、前記第１
の導電体と電気的に導通する第２の導電体からなる上層
導電層とが積層され、 前記積層構造の中間にエッチングストッパ層を有するこ
とを特徴とする半導体装置の積層ゲート構造。 - 【請求項２】 半導体基板上に形成されるトランジスタ
において、 前記エッチングストッパ層が酸化物により形成されるこ
とを特徴とする請求項１に記載の半導体装置の積層ゲー
ト構造。 - 【請求項３】 半導体基板上に形成されるトランジスタ
において、 前記エッチングストッパ層が金属窒化物により形成され
ることを特徴とする請求項１に記載の半導体装置の積層
ゲート構造。 - 【請求項４】 半導体基板上に形成されるトランジスタ
において、 ゲート電極が、ゲート酸化膜上に形成されるポリシリコ
ン層と、 前記ポリシリコン層上に形成され、該ポリシリコン層の
面積よりも小さい面積で、該ポリシリコン層に対してエ
ッチングストッパとして機能するエッチングストッパ層
と、 前記ポリシリコン層と同じ面積で、前記エッチングスト
ッパ層が露出しないように覆いつつ、前記ポリシリコン
層に電気的に接続するコンタクト領域が少なくとも１ヶ
所以上有するように前記ポリシリコン層上に形成される
金属層と、の積層構造からなることを特徴とする半導体
装置の積層ゲート構造。 - 【請求項５】 半導体基板上に形成されるトランジスタ
において、 前記エッチングストッパ層が、シリコン酸化膜、窒化チ
タン、窒化タングステンのいずれかからなることを特徴
とする請求項４に記載の半導体装置の積層ゲート構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16423297A JPH1117165A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置の積層ゲート構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16423297A JPH1117165A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置の積層ゲート構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117165A true JPH1117165A (ja) | 1999-01-22 |
Family
ID=15789190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16423297A Pending JPH1117165A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置の積層ゲート構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429777B2 (en) | 2005-02-25 | 2008-09-30 | Kabushiki Kaisha Toshiba | Semiconductor device with a gate electrode having a laminate structure |
| US8294238B2 (en) | 2009-04-24 | 2012-10-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with reduced size of peripheral circuit area |
-
1997
- 1997-06-20 JP JP16423297A patent/JPH1117165A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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