JPH11161241A - 表示制御装置 - Google Patents

Abstract

(57)【要約】 【課題】部分更新可能なＦＬＣＤに、ビデオメモリとし
てＲＤＲＡＭ等のクロック同期型のメモリを利用する。 【解決手段】ラインフラグ生成回路２９は、ＲＤＲＡＭ
２２へのパケットを監視しており、リクエストパケット
分解器２９０２により書き込み要求が検出されると、そ
の書き込み要求のアドレスから、そのデータが表示され
るＦＬＣＤの表示ライン番号を、減算器２９１４及び除
算器２９０９により算出する。ディスプレイコントロー
ラのＣＰＵは、算出された表示ライン番号で示されるラ
インを更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示用メモリに記
憶されたデータを表示する表示制御装置に関するもので
あり、詳しくは、表示用メモリとして、クロック信号に
同斯してコマンドやアドレス、データが入力あるいは出
力される同期型メモリを用いた表示制御装置に関するも
のである。

【０００２】

【従来の技術】コンビユータ機器等の表示装置として
は、一般的にＣＲＴ表示装置が知られている。しかし、
このＣＲＴ表示装置は、表示画面の厚み方向の長さをあ
る程度必要とするため、全体としてその容積が大きくな
り、システム全体の小型化を図りにくいという問題があ
る。また、このようなＣＲＴ表示装置の表示制御には、
ＣＲＴコントローラ（ＣＲＴＣ）等を用いて常に表示デ
ータのリフレッシュを行う必要があり、その表示制御は
複雑なものになっていた。

【０００３】このような従来のＣＲＴ表示装置の欠点を
補うことのできる表示器として、表示装置の小型化、特
に薄型化できる液晶表示器がある。このような液晶表示
器の中には、強誘電性液晶（以下、ＦＬＣ：Ferroelect
ric Liquid Crystalという）の液晶セルを用いた表示器
（以下、ＦＬＣＤ：ＦＬＣディスプレイという）があ
り、その持長の一つは、その液晶セルが電界の印加に対
して表示状態の保存性を有することにある。すなわち、
ＦＬＣＤは、その液晶セルが十分に薄いものであり、そ
の中の細長いＦＬＣの分子は、電界の印加方向に応じて
第１の安定状態または第２の安定状態に配向し、電界を
除いてもそれぞれの配向状態を維持する。このようなＦ
ＬＣ分子の双安定性により、ＦＬＣＤは記憶性を有す
る。このようなＦＬＣおよびＦＬＣＤの詳細は、例えは
特願昭６２ー７６３５７号に記載されている。従って、
このようなＦＬＣＤの表示制御装置では、ＣＲＴ表示制
御装置のように、常に画面をリフレッシュする必要が無
く、表示メモリの内容が更新された部分に対応する表示
領域の表示内容を優先的に更新することにより、大きな
画面でもリフレッシュレートを落とすことなく表示でき
るという利点を有している。

【０００４】また、従来、表示制御装置において、表示
器に表示するための情報を記憶しておく手段として、ダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
やデュアルポートを有した表示用メモリに特化したビデ
オ・ランダム・アクセス・メモリ（ＶＲＡＭ）が用いら
れてきた。これらのメモリは、ロー・アドレス・ストロ
ーブ（ＲＡＳ）信号やカラム・アドレス・ストローブ
（ＣＡＳ）信号、ライト・イネーブル（ＷＥ）信号、ア
ウトプット・イネーブル（ＯＥ）信号、メモリ・アドレ
ス（ＭＡ）信号の組み合わせにより、メモリにアクセス
するコマンドや、アクセスするアドレスの決定が行われ
た。

【０００５】従って、ＲＡＳ信号やＣＡＳ信号等の制御
信号の組み合わせによりメモリヘの書き込み動作を検出
し、そのときアクセスされたメモリアドレスから対応す
る表示画面の表示領域を求め、その表示領域の表示内容
を優先的に更新するという制御が可能となる。

【０００６】

【発明が解決しようとする課題】ところが、近年クロッ
ク同期型のメモリが開発され、ＤＲＡＭのようにシング
ルポート型のメモリでありながら、安価にしかも高速な
アクセスが可能となり、高速処理の要求される画像用メ
モリとして広く用いられるようになった。この様なクロ
ック同期型のメモリには、ラムバスＤＲＡＭ（ＲＤＲＡ
Ｍ）のように信号線の本数をマルチプレクスすることに
より簡素化し、コマンドを示したパケットと、それに続
くデータを示したパケット群によりメモリヘのアクセス
が実現されるものがある。このようなメモリでは、従来
のＤＲＡＭのようにＲＡＳ信号やＣＡＳ信号等の制御信
号の組み合わせにより、メモリヘのアクセスの種類を判
別したり、アクセスするアドレスを検出することができ
ない。そのため、ＦＬＣＤのように表示状態の更新され
る表示領域を優先的に更新できるような表示制御におい
ては、従来の手法を用いてメモリヘの書き込み動作を検
出し、そのときのアクセスされたメモリアドレスを検出
するという手段が使えなくなってしまう。

【０００７】本発明は上記問題点に鑑みてなされたもの
であり、表示メモリにアクセスされるコマンドを示した
パケットを検出し、そのパケットに含まれる情報からメ
モリヘのアクセスが書き込み動作であると判断した場合
には、同じパケットからそのときのアドレス情報を検出
し、そのアドレス情報から対応する表示画面の表示領域
を求め、その表示領域の表示内容を優先的に更新すると
いう制御が可能となる表示制御装置を提供することを目
的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の表示制御装置は以下のような構成を備え
る。即ち、画像情報を記憶する、操作命令部と位置情報
部とを含む情報群により制御される記憶手段を有し、前
記記憶手段への画像情報の書き込みを制御したり、或い
は、前記記憶手段から画像情報を読み出し、表示器に出
力して表示を行う表示制御装置であって、前記記憶手段
へ情報群が出力されたことを検出する情報群検出手段
と、前記情報群検出手段により前記記憶手段へ情報群が
出力されたことを検出したことにより、前記記憶手段へ
出力された情報群を保持する第一の保持手段と、前記第
一の保持手段に保持された情報から、前記記憶手段への
命令が画素情報の書き込み要求であることを検出する操
作命令検出手段と、前記操作命令検出手段により前記記
憶手段への命令が画素情報の書き込み要求であることを
検出したことにより、前記第一の保持手段に保持された
情報群から位置情報を保持する第二の保持手段と、前記
第二の保持手段に保持された位置情報を、前記表示器の
表示画面の横方向の表示画素数で割る除算手段と、前記
除算手段により除算された結果に基づいて、前記記憶手
段へ画素情報の書き込みの行われた位置情報に対応する
前記表示画面の表示位置情報を求める表示位置決定手段
とを有する。

【０００９】或いは、画面上の表示を部分的に更新可能
な表示器を制御する表示制御装置であって、命令とアド
レスとを含む情報を入力することでアクセスされるメモ
リと、前記メモリに入力された情報から、前記メモリへ
の命令がデータの書き込み要求であることを検出する検
出手段と、前記検出手段によりデータの書き込み要求が
検出された場合、その命令とともに前記メモリに入力さ
れたアドレスから前記ディスプレイの画面上における表
示位置を算出する算出手段と、書き込み要求により前記
メモリに書き込まれたデータを、前記算出手段により算
出された表示位置に表示する手段とを有する。

【００１０】

【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施例を詳細に説明する。 ［第１の実施の形態］図１は本発明の一実施例に係る表
示制御装置を具えたＦＬＣ表示装置を各種文字、画像情
報等の表示装置として用いた情報処理システムの全体ブ
ロック図である。

【００１１】図１において、ホストＣＰＵ１は実施例の
情報処理システム全体を制御する。ブリッジ６は、ＣＰ
Ｕ１と高速バス（ＰＣＩバス）２との間のインターフェ
ースを行う。ＤＲＡＭ５は主メモリとして使用され、Ｃ
ＰＵ１により実行される制御プログラムを記憶したり、
ＣＰＵ１による制御処理時、ワーク領域として使われ
る。高速バス２は例えばＰＣＩバスで、アドレスバス、
コントロールバス、データバス等を備える。中速バス３
は、例えはＩＳＡバスで、ブリッジ７により、高速バス
２と中速バス３とが接続されている。ＲＯＭ４は、シス
テム全体の初期化処埋を行うプログラム等を記憶する。
ディスプレイ・コントローラ（ＦＬＣＤインターフェー
ス部）１９は、ＦＬＣＤ２０との間のインターフェース
制御や、ビデオキャプチャ８との間のインターフェース
制御をしている。カメラ１０は画像等の読み取りを行
う。これはイメージスキャナ等であってもよい。

【００１２】次に中速バス３に接続されている部分の説
明を行う。Ｉ／Ｏコントローラ１１は、パラレル或いは
シリアルインターフェースを備え、ハードディスク装置
１２、フロッピディスク装置１３のためのディスク・イ
ンターフェースをも備えている。キーボード（ＫＢＤ）
・コントローラ１６は、文字、数字等のキャラクタ、そ
の他の入力を行うためのキーボード１７、ポインティン
グデバイスであるマウス１８との間のインターフェース
を制御している。リアルタイムクロック１４は、クロッ
クを計数して時間を計時するタイマ機能も有している。
オーディオサブシステム１５は、マイクからの音声信号
を入力して中速バス３に出力したり、或いは中速バス３
からの信号に基づいてスピーカに可聴信号を出力する。

【００１３】以上の構成を備える情報処理システムで
は、システムのユーザは、ＦＬＣＤ２０の表示画面に表
示される各種情報に対応しながら操作を行う。即ち、パ
ラレル或いはシリアルインターフェース、ハードディス
ク１２、フロッピーディスク１３、キーボード１７、マ
ウス１８から供給される文字、画像情報等、また、シス
テムＲＯＭ４、メインメモリ（ＤＲＡＭ）５に格納され
たユーザのシステム操作に係る操作情報等がＦＬＣＤ２
０の表示画面に表示され、ユーザはこの表示を見ながら
情報の編集、システムに対する指示操作を行う。ここ
で、上述した各部分はそれぞれＦＬＣＤ２０に対して表
示情報を供給することができる。

【００１４】図２は本実施例の表示制御装置のＦＬＣＤ
インターフェース部１９、即ち、表示制御装置には、Ｃ
ＲＴ用の表示制御回路である既存のＳＶＧＡを利用した
ＳＶＧＡ２１が用いられる。図２の構成を説明する前に
本例のＳＶＧＡ２１の構成を図３を参照して説明する。

【００１５】図３は本実施例のＳＶＧＡ２１の構成を示
すブロック図である。図３において、例えばＦＬＣＤイ
ンターフェース部１９の表示メモリのウィンドウ領域内
で書き換えられて表示される表示データは、ホストＣＰ
Ｕ１の制御の下にＰＣＩバス２を介してＦＬＣＤインタ
ーフェース部１９に転送され、ＦＩＦＯ２１１に一時的
に格納される。また、表示メモリのウィンドウ領域をＲ
ＤＲＡＭ２２の任意の領域に投影するためのバンクアド
レスデータもＰＣＩバス２を介してＦＬＣＤインターフ
ェース部１９に転送される。

【００１６】ホストＣＰＵ１からのコマンドや前述のバ
ンクアドレスデータ、及び制御情報は、レジスタセット
データの形態で転送され、また、ホストＣＰＵ１がＳＶ
ＧＡ２１の状態を知る等のために、レジスタゲットデー
タがホストＣＰＵ１へ転送される（図２参照）。こうし
てＦＩＦＯ２１１に格納されたレジスタセットデータ及
び表示データは順次ＦＩＦＯ２１１より出力され、これ
らデータはそのデータの種類に応じてバスインターフェ
ースユニット２１２やＶＧＡ２１７中の各レジスタにセ
ットされる。ＶＧＡ２１７は、これらレジスタにセット
された状態によって、バンクアドレスと、その表示デー
タ及び制御コマンドなどを知ることができる。

【００１７】ＶＧＡ２１７は、表示メモリのウィンドウ
領域のアドレスとバンクアドレスとに基づいて、これら
に対応するＲＤＲＡＭ２２におけるアドレスを生成して
いる。これとともにＲＤＲＡＭ２２に対する書き込み動
作なのか読み出し動作なのかを示す制御信号、更に何バ
イトの情報を連続してアクセスするかの情報をメモリイ
ンターフェースユニット２１５に対して出力する。メモ
リインターフェースユニットではＶＧＡ２１７から送ら
れてきた情報に基づき、アドレス情報やオペレーション
コマンド情報、連続転送バイト数などの情報を示すリク
エストパケットを生成する。

【００１８】図４にＲＤＲＡＭ２２にて定義されるリク
エストパケットの一例を示す。図４において、Ａｄｒ
［３５：０］はＲＤＲＡＭ２２の番地を指定するための
アドレスであり、Ｃｏｕｎｔ［７：０］は連続してデー
タ転送を行う際のバイト数を指定する。Ｏｐ［３：０］
はＲＤＲＡＭ２２に対する操作命令を示すものであり、
Ｏｐ［３：０］の各ビットの組み合わせにより選択され
る操作命令を図５に示す。例えば、Ｏｐ［３：０］＝
［０１００］の時にはピクセルデータのライト動作を示
し、Ｏｐ ［３：０］＝［００００］の時にはピクセル
データのリード動作を示す。これら７２ビットのバスデ
ータと８ビットのバスコントロール情報がメモリインタ
ーフェースユニット２１５の内部で生成され、ＲＡＭＢ
ＵＳ Ａｓｉｃ Ｃｅｌｌ（ＲＡＣ）２１８へ転送され
る。

【００１９】ＲＡＣ２１８では、７２ビットのバスデー
タを１サイクルに９ビットずつＢｕｓＤａｔａ［８：
０］信号線上に、８ビットのバスコントロール情報を１
サイクルに１ビットずつＢｕｓＣｔｒｌ信号線上に、電
圧のレベル変換を行った後に出力し、ＲＤＲＡＭ２２へ
転送する。ＲＤＲＡＭ２２は、バスを有効にするための
ＢｕｓＥｎａｂｌｅ信号、制御コマンドを示すＢｕｓＣ
ｔｒｌ信号、ＢｕｓＣｔｒｌ信号とともに制御コマンド
を示したりデータのやり取りの行われるＢｕｓＤａｔａ
［８：０］信号、これらの信号の同期を取るためのＢｕ
ｓＣｌｋ信号により制御され、これらの信号は高速に動
作するため、振幅が基準電圧±０．３Ｖという電圧値で
通信される。

【００２０】図６に、ＲＤＲＡＭ２２にピクセルデータ
が書き込まれるときの様子を示す。ＲＤＲＡＭ２２では
ＢｕｓＣｌｋ信号の立ち上がりエッジ及び立ち下がりエ
ッジを用いてデータの転送が行われる。まず、ＢｕｓＥ
ｎａｂｌｅ信号に“１”を１バイト以上出力することに
より、ＲＤＲＡＭ２２とのデータ転送が有効となる。

【００２１】次にＢｕｓＣｔｒｌ信号とＢｕｓＤａｔａ
［８：０］信号上にメモリヘのピクセルデータの書き込
みを示す操作命令やメモリアドレスを示すリクエストパ
ケットを出力し、続いてリクエストパケット中のＣｏｕ
ｎｔ［７：０］にて指定されたバイト数だけ、ＢｕｓＤ
ａｔａ［８：０］信号上にピクセルデータを出力する。
データ転送の途中で、ＲＤＲＡＭ２２からＢｕｓＣｔｒ
ｌ信号上に、ピクセルデータの受信が可能であることを
示すＡｃｋパケットが出力される。これにより、そのア
ドレスで指定されたＲＤＲＡＭ２２の記憶素子に表示デ
ータを書き込むことができる。

【００２２】一方、ＶＧＡ２１７は、後述するラインア
ドレス生成回路２４から転送される要求ラインアドレス
によって特定されるＲＤＲＡＭ２２の表示データを、ピ
クセルデータの書き込み時と同様の手順により、ライン
アドレス生成回路２４から転送されるラインデータ転送
イネーブル信号に応じてＲＤＲＡＭ２２から読み出し、
ＦＩＦＯ２１６へ格納する。そしてＦＩＦＯ２１６か
ら、表示データが格納された順序でＦＬＣＤ２０に表示
データが送出される。

【００２３】ＳＶＧＡ２１には更に、アクセラレータ機
能を果たすデータ・マニピュレータ２１３及びグラフィ
ックス・エンジン２１４が設けられている。例えば、ホ
ストＣＰＵ１が、バスインターフェース・ユニット２１
２のレジスタに、円及びその中心と半径に関するデータ
をセットして円の描画を指示すると、グラフィック・エ
ンジン２１４は、その円を描画する表示データを生成
し、データ・マニピュレータ２１３は、メモリインター
フェースユニット２１５及びＲＡＣ２１８を介して、こ
のデータをＲＤＲＡＭ２２に書き込むことができる。

【００２４】再び図２を参照すると、ＣＰＵ２３は、ラ
インフラグ生成回路２９（図７を参照して後述する）の
フラグレジスタの内容を読み取り、フラグがセットされ
ているラインアドレスをラインアドレス生成回路２４を
介してＳＶＧＡ２１へ送出する。この時、ラインアドレ
ス生成回路２４は、そのラインアドレスデータに対応し
てラインデータ転送イネーブル信号を送出する。これに
よりＳＶＧＡ２１（のＦＩＦＯ２１６）から、そのライ
ンアドレスの表示データが二値化中間調処理回路２６に
転送される。

【００２５】二値化中間調処理回路２６は、Ｒ，Ｇ，Ｂ
（各５ビット：３２Ｋ色）あるいはＲ（３ビット），Ｇ
（３ビット），Ｂ（２ビット）（合計２５６色）、Ｒ，
Ｇ，Ｂ，〓（輝度）（各１ビット：１６色）で表現され
る多値表示データを、ＦＬＣＤ２０の表示画面における
各画素に対応した二値の画素データに変換する。本実施
例では上記表示画面の１画素は、図８に示されるよう
に、各色についての面積のことなる表示セルを有してい
る。図８に示すように、ＦＬＣＤ２０は、横方向に１２
８０画素、縦方向に１８２４ラインの表示エリアを有
し、このうち、斜線で示すボーダ部を除く１０２４画素
×７６８ラインが有効表示領域である。

【００２６】図９は、図８の表示ラインＡ，Ｂのデータ
フォーマットを示す図で、図９（Ａ）は表示ラインＡの
データフォーマットで、先頭にラインアドレスが付さ
れ、その表示ラインの画素データ部分は全てボーダ画素
データで構成されている。また、図９（Ｂ）は表示ライ
ンＢのデータフォーマットを示す図で、画素データの両
端部にボーダ画素データが含まれており、その間に実際
に表示される画素データが含まれている。表示される１
画素データは、図９に示すように、各色について２ビッ
ト（Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２）を有する。
従って、二値化中間調処理回路２６は、各１５ビット或
いは各８ビットまたは各４ビットのＲＧＢ表示データ
を、各色２ビットのデータ（即ち、ＲＧＢの各色を４値
データで表わす）に変換する。

【００２７】尚、この二値化中間調処理で用いられる手
法は公知のものを用いることができ、このような手法と
しては、例えば誤差拡散法、平均濃度法、ディザ法等が
知られている。

【００２８】再び、図２において、ボーダ生成回路２５
は、ＦＬＣＤ２０の表示画面におけるボーダ部の画素デ
ータを生成する。即ち、前述の図９に示すように、ＦＬ
ＣＤ２０の表示画面は、１２８０画素からなるラインを
１０２４ライン有しており、この表示画面のうち、表示
に用いられないボーダ部（斜線部）が表示画面を縁どる
ように形成される。ボーダ生成回路２５で生成されたボ
ーダ画素データは、合成回路２７により、二値化中間調
処理回路２６からの画素データと直列合成される。更に
この後、合成回路２８により、この合成データにライン
アドレス生成回路２４からの表示ラインアドレスが合成
されてＦＬＣＤ２０に送られる。

【００２９】図１０は、ＦＬＣＤ２０に表示ラインアド
レスと画素データが転送されるタイミングを示すタイミ
ング図である。本実施例では、表示ラインアドレスと画
素データがＡＤ０〜ＡＤ７で表わされる８ビットパラレ
ルデータの形式でＦＬＣＤ２０へ転送される。

【００３０】まず、ＦＬＣＤ２０からデータの送信要求
を示す同期信号ＨＳＹＮＣがラインアドレス生成回路２
４に入力されると、ラインアドレス生成回路２４は要求
ラインアドレスをＳＶＧＡ２１へ送出する。これにより
ＳＶＧＡ２１からは上記アドレスに対応した表示データ
が出力される。これと同時に、ラインアドレス生成回路
２４は、表示ラインアドレスと画素データとを識別する
ＡＨＤＬ信号をハイレベル“１”にしてＦＬＣＤ２０に
出力するとともに、表示ラインアドレスをＦＬＣＤ２０
へ転送する。ラインアドレス生成回路２４は、表示ライ
ンアドレスをＦＬＣＤ２０へ転送し終えた時点でＡＨＤ
Ｌ信号をロウレベル“０”にしてＦＬＣＤ２０に出力す
るとともに、ＳＶＧＡ２１から二値化中間調処理回路２
６及び合成回路２７，２８を経由してきた画素データが
ＦＬＣＤ２０へ転送される。ここでＡＨＤＬ信号は、ハ
イレベル“１”の時に信号線ＡＤ０〜ＡＤ７に表示ライ
ンアドレスが出力されていることを示し、ロウレベル
“０”の時に信号線ＡＤ０〜ＡＤ７に画素データが出力
されていることを示す。

【００３１】ＣＰＵ２３は、以上説明したＦＬＣＤイン
ターフェース部１９の全体を制御している。即ち、ＣＰ
Ｕ２３は、ホストＣＰＵ１から表示画面の総ライン数、
総画素数、カーソル情報などの各種情報を受け取ると、
ラインフラグ生成回路２９に対して、ＲＤＲＡＭアドレ
スオフセット、総ライン数及び総画素数の各データの送
出や、ラインフラグ生成回路２９に設けられた部分書換
ラインフラグレジスタの初期化を行う。また、ラインア
ドレス生成回路２４に対しては、表示開始ラインアドレ
ス、連続ライン数、総ライン数、総画素数及びボーダ領
域を示す各データ等を送出する。また、ラインフラグ生
成回路２９から部分書換ラインフラグ情報を得る。更
に、ＣＰＵ２３は、二値化中間調処理回路２６に対して
バンド幅、総画素数及び処理モードの各データを送出
し、ボーダ生成回路２５に対してボーダパターンデータ
を送出する。 ＜ラインフラグ生成回路２９の説明＞図７は、本実施例
のラインフラグ生成回路２９の構成を示すブロック図で
ある。

【００３２】図７において、ＲＡＣ２９０１はＲＤＲＡ
Ｍ２２への信号を３．３Ｖの電圧振幅にレベル変換する
とともに、１サイクルに９ビットずつＢｕｓＤａｔａ
［８：０］信号線上に出力されるバスデータを８サイク
ル分まとめた７２ビットのデータとし、１サイクルに１
ビットずつＢｕｓＣｔｒｌ信号線上に出力されるバスコ
ントロール情報を８サイクル分まとめた８ビットのデー
タとして、後段のリクエストパケット分解器２９０２に
渡す。また、２５０ＭＨｚの速度で動作しているＢｕｓ
Ｃｌｋ信号は、ＲＡＣ２９０１により４分周された、６
２．５ＭＨｚのクロックとしてリクエストパケット分解
器２９０２に入力され、基本クロックとして動作する。

【００３３】図１１にリクエストパケット分解器２９０
２の回路構成を示す。リクエストパケット分解器２９０
２では、ＲＡＣ２９０１から送られてくる８ビットのバ
スコントロール情報の最下位ビット（リクエストパケッ
トのＳｔａｒｔビットに相当する）が、ＡＮＤゲート２
９０７を介してタイミングジェネレータ２９０８に入力
される。タイミングジェネレータ２９０８では、バスコ
ントロール情報の最下位ビットに“１”を検出すると、
その時に同時に送られてきた７２ビットのバスデータと
８ビットのバスコントロール情報を、リクエストパケッ
トとしてリクエストパケットレジスタ２９０３に一時的
に格納するように、リクエストパケットレジスタ２９０
３に対してラッチ信号を出力する。リクエストパケット
レジスタ２９０３に格納された情報は、操作コマンドを
示すＯｐ［３：０］と、メモリアドレスを示すＡｄｒ
［３５：０］と、転送されるピクセルデータのバイト数
を示すＣｏｕｎｔ［７：０］に分解され、それぞれ後段
の命令解読器２９０４、アドレスレジスタ２９０５、バ
イトカウンタ２９０６に渡される。

【００３４】命令解読器２９０４では、リクエストパケ
ットレジスタ２９０３から送られてきた４ビットのＯｐ
［３：０］をデコードし、操作コマンドがＲＤＲＡＭ２
２へのピクセルデータ書き込みである場合（Ｏｐ［３：
０］が“０１００”である場合）には、アドレスレジス
タ２９０５とバイトカウンタ２９０６に対し、それぞれ
Ａｄｒ［３５：０］とＣｏｕｎｔ［７：０］を一時的に
記憶するように、ラッチ信号を出力する。

【００３５】アドレスレジスタ２９０５では、命令解読
器２９０４からラッチ信号が出力されると、Ａｄｒ［３
５：０］のうち下位２２ビット（Ａｄｒ［２１：０］：
４メガバイトのメモリ空間を表現する）を一時的に記憶
する。尚、ＦＬＣＤ２０に表示される表示データは、Ｆ
ＬＣＤ２０の表示画面の左上隅から右下隅まで、ＲＤＲ
ＡＭ２２のアドレス０番地から順番に格納されるものと
する。

【００３６】バイトカウンタ２９０６では、命令解読器
２９０４からラッチ信号が出力されると、Ｃｏｕｎｔ
［７：０］の値をカウント動作する値として記憶する。
本例ではバイトカウンタ２９０６をダウンカウンタと
し、リクエストパケットに続くデータパケットが転送さ
れる毎にカウント値を“１”ずつ減じていきカウント値
が“０”になるまでカウント動作が繰り返されるものと
する。バイトカウンタ２９０６では更に、カウント値が
“０”以外の時には、ＲＡＣ２９０１から送られてくる
８ビットのバスコントロール情報の最下位ビットをマス
クするためのＳｔｒＤｉｓ信号を出力する。本例では、
ＳｔｒＤｉｓ信号は、バイトカウンタ２９０６のカウン
ト値が“０”の時にはＨｉｇｈレベル（論理“１”）を
出力し、“０”以外の時にはＬｏｗレベル（論理
“０”）を出力するものとする。ＳｔｒＤｉｓ信号は、
ＡＮＤゲート２９０７の一方に入力され、ＳＶＧＡ２１
がＲＤＲＡＭ２２に対してピクセルデータを出力してい
る間は、バスコントロール情報の最下位ビットをリクエ
ストパケットのＳｔａｒｔビットとして検出しないよう
にする。

【００３７】こうしてアドレスレジスタ２９０５に記憶
された２２ビットのアドレスデータは、減算器２９１４
でＳＳＡ(Screen Start Address)レジスタ２９１１の値
が減算された後、後段の除算器２９０９により、横の解
像度分のＲＤＲＡＭのアドレス数で割り算が行われ、書
き換えが行われたライン位置が算出される。これら減算
器２９１４とＳＳＡレジスタ２９１１の役割を説明する
と、ＦＬＣＤ２０に表示するデータのはじまりがＲＤＲ
ＡＭ２２の０番地でない時は、ＣＰＵ２３により、その
表示が開始されるアドレスをＳＳＡレジスタ２９１１
に、ＲＤＲＡＭアドレスオフセット値としてセットさ
れ、そのＳＳＡレジスタ２９１１にセットされている値
を引くことにより、後段の除算器２９０９により該当す
る表示ライン番号を求めることができる。

【００３８】こうして求められたライン番号はデコーダ
２３１０に送られ、そこで１本のラインフラグが選択さ
れてフラグレジスタ２９１３の該当するフラグにセット
される。デコーダ２３１０の出力をフラグレジスタ２９
１３にセットするためのラッチ信号は、ラインフラグ生
成器２９内のタイミングジェネレータ２９０８により、
アドレスレジスタ２９０５に記憶された２２ビットのア
ドレスデータが減算器２９１４、除算器２９０９、デコ
ーダ２９１０にて処理される時間だけ計時された後に出
力される。ここで用いられる除算器２９０９に関して
は、例えば、本願出願人により既に特開平６−１８０６
４０号により特許出願されている除算器を使用すること
により、実現される。

【００３９】図１２は、ＲＤＲＡＭ２２のアドレスＸで
示される画素と、ＦＬＣＤ２０の画面の表示ライン数Ｎ
との対応を示す図である。ここで、１ラインは複数の画
素からなり、さらに１画素はｎバイトからなるものとす
る。この時、ＲＤＲＡＭ２２のアドレスＸのラインアド
レス（ライン番号Ｎ）は以下のように計算される。

【００４０】Ｎ＝１＋｛（ＶＲＡＭアドレス：Ｘ）−
（表示開始アドレス）｝／（１ラインの画素数）×（１
画素のバイト数：ｎ） ラインフラグ生成回路２９は、この計算したラインアド
レス（Ｎ）に応じて、部分書換ラインフラグレジスタ２
９１３のフラグをセットする。この様子を図１３に示
す。

【００４１】図１３に明らかなように、例えは「Ｌ」と
いう文字を表示するため、ＲＤＲＡＭ２２上に対応する
アドレスの表示が書き換えられた場合、上記計算によっ
て書き換えられたラインアドレスが検出され、このアド
レスに対応するレジスタ２９１３にフラグが立てられる
（“１”がセットされる）。このフラグはＣＰＵ２３か
らのＲＥ信号により読み出すことができ、これによりＣ
ＰＵ２３は、表示内容の変更されたライン番号を知るこ
とができる。尚、このフラグレジスタ２９１３の内容
は、ＣＰＵ２３により読み出されると自動的にリセット
される。

【００４２】以上のようにして、ＦＬＣＤに表示を行う
際、書き換えるべきライン番号を、ＲＤＲＡＭのアドレ
ス値から得ることができる、ＣＰＵ２３は、その書き換
えるべきラインがセットされたラインフラグに従って、
表示開始ラインアドレス及び連続表示ライン数をライン
アドレス生成回路２４に入力し、ラインドレス生成回路
２４により生成された表示ラインアドレスが、二値化中
間調処理回路２６及びボーダ生成回路２５により生成さ
れた画素データ及びボーダに付加され、ＦＬＣＤ２０に
入力され、指定されたラインアドレスのラインの表示が
更新される。

【００４３】このようにして、ＲＤＲＡＭをＦＬＣＤの
ビデオメモリとして利用することができる。 ［第２の実施の形態］第１実施例では、ＳＶＧＡ２１か
らＲＤＲＡＭ２２に対して出力されるリクエストパケッ
トの中のＳｔａｒｔビットを検出した際に、そのリクエ
ストパケットに含まれる操作コマンドを示すＯｐ［３：
０］と、メモリアドレスを示すＡｄｒ［３５：０］と、
転送されるピクセルデータのバイト数を示すＣｏｕｎｔ
［７：０］に分解し、ＲＤＲＡＭへのピクセルデータの
書き込み動作であったときに、そのメモリアドレスＡｄ
ｒ［３５：０］から書き換えの行われたＦＬＣＤ２０上
のライン位置を算出し、そのラインの表示を優先的に更
新する手段について説明を行った。

【００４４】しかし、ＳＶＧＡ２１がピクセルデータを
ＲＤＲＡＭ２２に書き込もうとした時に、ＲＤＲＡＭ２
２内部で記憶素子のリフレッシュ動作が行われていた場
合、ＲＤＲＡＭ２２は、ＳＶＧＡ２１からのピクセルデ
ータをＲＤＲＡＭ２２内部の記憶素子に書き込むことが
できない。このように、ＲＤＲＡＭ２２がＳＶＧＡ２１
からのピクセルデータを受け取れない状態にある場合、
ＲＤＲＡＭ２２はその状態をＡｃｋパケットによりＳＶ
ＧＡ２１に通知する。図１４に、ＲＤＲＡＭ２２の発行
するＡｃｋパケットの一例を示す。Ａｃｋパケットは２
ビットで構成され、正常にＳＶＧＡ２１からのピクセル
データをＲＤＲＡＭ２２内部の記憶素子に書き込むこと
ができる状態のときには、Ａｃｋ［１：０］上に“０
１”が出力される。もし、何らかの理由により、ＲＤＲ
ＡＭ２２が、ＳＶＧＡ２１からのピクセルデータをＲＤ
ＲＡＭ２２内部の記憶素子に書き込むことができない状
態にあるときには、Ａｃｋ［１：０］上に“１１”が出
力される。また、リクエストパケットに含まれるメモリ
アドレスに対応するメモリが存在しないときには、Ａｃ
ｋ［１：０］は“００”のままということになる。

【００４５】以上のように、Ａｃｋパケットに“１１”
が出力され、ＲＤＲＡＭ２２が、ＳＶＧＡ２１からのピ
クセルデータをＲＤＲＡＭ２２内部の記憶素子に書き込
むことができない状態にあることをＳＶＧＡ２１が検出
すると、ＳＶＧＡ２１は、ＲＤＲＡＭ２２へのピクセル
データの書き込み動作を中断してしまい、第１実施例で
示したアドレスレジスタ２９０５に一時的に記憶された
アドレス情報は、無効な情報となってしまう。

【００４６】そこで、本実施例では、ＲＤＲＡＭ２２か
らＳＶＧＡ２１に転送されるＡｃｋパケットを検出し、
その値が“０１”以外の時には、アドレスレジスタ２９
０５に一時的に記憶されているアドレス情報から求めら
れたラインフラグ情報を、フラグレジスタ２９１３に書
き込む動作を中止させる手段について、説明を行う。

【００４７】図１４は、本実施例におけるリクエストパ
ケット分解器２９０２のブロック図である。Ａｃｋパケ
ット検出器２９１６は、８ビットのバスコントロール情
報上に現われるＡｃｋパケットを検出し、その２ビット
のＡｃｋパケットが“０１”の時にはＨｉｇｈレベル
“１”を、それ以外の時にはＬｏｗレベル“０”を、Ａ
ｃｋ信号上に出力する。本Ａｃｋ信号により、Ａｃｋパ
ケットが“０１”以外の時には、リクエストパケット分
解器２９０２から出力されるフラグレジスタ２９１３へ
のラッチ信号がマスクされる。

【００４８】図１５に、本実施例におけるラインフラグ
生成回路２９のブロック図を示す。また、図１６は、フ
ラグレジスタ２９１３へのラッチ信号がマスクされる様
子を示したタイミング図である。バスコントロール情
報、及び、バスデータ上にリクエストパケットが出力さ
れると、リクエストパケット分解器２９０２内部では、
バスコントロール情報中のＳｔａｒｔビットを検出する
ことにより、リクエストパケットをリクエストパケット
レジスタ２９０３に一時的に記憶するために、リクエス
トパケットラッチ信号を生成する。更にリクエストパケ
ット分解器２９０２内部では、リクエストパケット中の
操作コマンドＯｐ［３：０］から、ＲＤＲＡＭへのピク
セルデータの書き込み動作であることを検出すると、そ
の時のアドレス情報をアドレスレジスタ２９０５に一時
的に記憶するために、アドレスラッチ信号を生成する。
リクエストパケット分解器２９０２内のタイミングジェ
ネレータ２９０８では、アドレスレジスタ２９０５に一
時的に記憶されたアドレス情報が、減算器２９１４、除
算器２９０９、デコーダ２９１０を介して生成されるラ
インフラグ情報をフラグレジスタ２９１３に一時的に記
憶するために、フラグラッチ信号を生成して出力し、Ａ
ＮＤゲート２９１５の一方に入力される。また、Ａｃｋ
パケット検出器では、ＲＤＲＡＭ２２から出力されるＡ
ｃｋパケットを検出し、その２ビットのＡｃｋパケット
が“０１”以外であることを検出すると、Ａｃｋ信号上
にＬｏｗレベル“０”を出力する。本Ａｃｋ信号は、Ａ
ＮＤゲート２９１５のもう一方の入力端子に入力され、
Ａｃｋ信号上にＬｏｗレベル“０”が出力されている限
り、タイミングジェネレータ２９０８から出力されるフ
ラグラッチ信号はＡＮＤゲート２９１５によりマスクさ
れ、フラグレジスタ２９１３へのラッチ信号は出力され
ないこととなる。

【００４９】以上説明したように、本実施例によれは、
ＲＤＲＡＭ２２からＳＶＧＡ２１に転送されるＡｃｋパ
ケットを検出し、その値が“０１”以外の時には、アド
レスレジスタ２９０５に一時的に記憶されているアドレ
ス情報から求められたラインフラグ情報を、フラグレジ
スタ２９１３に書き込む動作を中止させることにより、
無駄なラインフラグ情報を生成することがなくなる。 ［第３の実施の形態］第１実施例では、デコーダ２９１
０から出力されるラインフラグ情報を、リクエストパケ
ット分解器２９０２から出力されるラッチ信号により、
フラグレジスタ２９１３に一時的に記憶する手段につい
て説明を行った。第２実施例では、ＲＤＲＡＭ２２が、
ＳＶＧＡ２１からのピクセルデータの書き込み動作を行
えない場合に、ＲＤＲＡＭ２２がそのような状態にある
ことを検出し、リクエストパケット分解器２９０２から
出力されるラッチ信号をマスクすることにより、その時
のラインフラグ情報をフラグレジスタ２９１３に一時的
に記憶するのを中止する手段について説明を行った。

【００５０】本実施例では、デコーダ２９１０から出力
されるラインフラグ情報を、そのままフラグレジスタ２
９１３へのラッチ信号とする手段について、説明を行
う。

【００５１】図１８は、本実施例におけるラインフラグ
生成回路２９のブロック図である。また、図１９は、本
実施例におけるフラグレジスタ２９１３のブロック図で
ある。

【００５２】フラグレジスタ２９１３の内部には、対応
するラインフラグの数だけフリップフロップ２９１３１
を有している。それぞれのフリップフロップ２９１３１
のクロック入力端子には、対応するデコーダ２９１０の
出力が接続され、データ入力端子には、Ｈｉｇｈレへル
“１”が入力されている。従って、ひとたぴデコーダ２
９１０の出力がＬｏｗレベル“０”からＨｉｇｈレベル
“１”に変化すると、対応するフリップフロップ２９１
３１の出力は、Ｌｏｗレベル“０”からＨｉｇｈレベル
“１”に変化する・フリップフロップ２９１３１の出力
が一度Ｈｉｇｈレベル“１”に変化すると、その状態は
ＣＰＵ２３にて読み出されるか、パワーオンリセット信
号を受け付けるまで、保持することとなる。フリップフ
ロップ２９１３１の出力端子は、ＣＰＵ２３のデータ線
に接続されており、フラグレジスタ２９１３の内容は、
ＣＰＵ２３により読み出すことができる。

【００５３】以上説明したように、本実施例によれば、
デコーダ２９１０から出力されるラインフラグ情報を、
そのままフラグレジスタ２９１３へのラッチ信号とする
ことにより、リクエストパケット分解器２９０２にて、
フラグレジスタ２９１３へのラッチ信号を生成する必要
がなくなり、回路の簡素化を図ることができる。また、
ＲＤＲＡＭ２２が、ＳＶＧＡ２１からのピクセルデータ
の書き込み動作を行えないことを検出した場合には、デ
コーダ２９１０から出力されるラインフラグ情報を、第
２の実施例と同じ手段によりマスクすることにより、第
２実施例と同様に、フラグレジスタ２９１３の更新を中
止することが可能である。

【００５４】

【他の実施形態】なお、本発明は、複数の機器（例えば
ホストコンピュータ，インタフェイス機器，リーダ，プ
リンタなど）から構成されるシステムに適用しても、一
つの機器からなる装置（例えば、複写機，ファクシミリ
装置など）に適用してもよい。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
クロック同期型のメモリを表示メモリとして用いた表示
制御装置において、表示メモリに書き込みが行われたア
ドレスに対応する表示画面の表示ライン番号を求めるこ
とができる。それにより、ＦＬＣＤの特長である記憶性
を生かした、更新された表示領域の表示内容を優先的に
更新するという制御が可能となり、大きな画面でもリフ
レッシュレートを落とすことなく、良好な表示状態を維
持することができる。

【００５６】

【図面の簡単な説明】

【図１】本発明に係る表示制御装置を具えたＦＬＣ表示
装置を各種文字、画像情報等の表示装置として用いた情
報処理システムのブロック図である。

【図２】実施例の表示制御装置のＦＬＣＤインターフェ
ース部のブロック図である。

【図３】実施例のＳＶＧＡのブロック図である。

【図４】実施例のＲＤＲＡＭへ転送されるリクエストパ
ケットの構成例を示す図である。

【図５】実施例の操作コマンド情報を示す図である。

【図６】ＳＶＧＡからＲＤＲＡＭへリクエストパケット
とデータパケット群の転送される様子を示すタイミング
図である。

【図７】第１の実施の形態のラインフラグ生成回路のブ
ロック図である。

【図８】ＦＬＣＤの表示画面例を示す図である。

【図９】図８の表示ラインのデータフォーマット例を示
す図である。

【図１０】ＦＬＣＤに表示ラインアドレスと画素データ
が転送されるタイミングを示すタイミング図である。

【図１１】第１の実施の形態のリクエストパケット分解
器の構成を示すブロック図である。

【図１２】ＶＲＡＭのアドレスＸで示される画素と、Ｆ
ＬＣＤの画面の表示ライン数との対応を示す図である。

【図１３】部分書き扱えラインフラグレジスタへのフラ
グセット例を説明する図である。

【図１４】ＲＤＲＡＭから転送されるＡｃｋパケットの
構成例を示す図である。

【図１５】第２の実施の形態のリクエストパケット分解
器のブロック図である。

【図１６】第２の実施の形態のラインフラグ生成回路の
ブロック図である。

【図１７】フラグレジスタへのラッチ信号がマスクされ
る様子を示すタイミング図である。

【図１８】第３の実施の形態のラインフラグ生成回路の
ブロック図である。

【図１９】第３の実施の形態のフラグレジスタのブロッ
ク図である。

【符号の説明】

１９ ディスプレイコントローラ ２０ ＦＬＣＤ ２１ ＳＶＧＡ ２２ ＲＤＲＡＭ ２３ ＣＰＵ ２４ ラインアドレス生成器 ２６ 二値化中間調処理回路 ２７，２８ 合成回路 ２９ ラインフラグ生成回路 ２１５ メモリインターフェースユニット ２１７ ＶＧＡ ２１８，２９０１ ＲＡＣ ２９０２ リクエストパケット分解器 ２９０３ リクエストパケットレジスタ ２９０４ 命令解読器 ２９０５ アドレスレジスタ ２９０６ バイトカウンタ ２９０９ 除算器 ２９１０ デコーダ ２９１１ ＳＳＡレジスタ ２９１２ 横ライン数レジスタ ２９１３ フラグレジスタ ２９１４ 減算器 ２９１５ Ａｃｋパケット検出器

Claims (6)

【特許請求の範囲】
1. 【請求項１】 画像情報を記憶する、操作命令部と位置
   情報部とを含む情報群により制御される記憶手段を有
   し、前記記憶手段への画像情報の書き込みを制御した
   り、或いは、前記記憶手段から画像情報を読み出し、表
   示器に出力して表示を行う表示制御装置であって、 前記記憶手段へ情報群が出力されたことを検出する情報
   群検出手段と、 前記情報群検出手段により前記記憶手段へ情報群が出力
   されたことを検出したことにより、前記記憶手段へ出力
   された情報群を保持する第一の保持手段と、 前記第一の保持手段に保持された情報から、前記記憶手
   段への命令が画素情報の書き込み要求であることを検出
   する操作命令検出手段と、 前記操作命令検出手段により前記記憶手段への命令が画
   素情報の書き込み要求であることを検出したことによ
   り、前記第一の保持手段に保持された情報群から位置情
   報を保持する第二の保持手段と、 前記第二の保持手段に保持された位置情報を、前記表示
   器の表示画面の横方向の表示画素数で割る除算手段と、 前記除算手段により除算された結果に基づいて、前記記
   憶手段へ画素情報の書き込みの行われた位置情報に対応
   する前記表示画面の表示位置情報を求める表示位置決定
   手段とを有することを特徴とする表示制御装置。
2. 【請求項２】 前記表示位置決定手段による表示位置情
   報に応じて、前記表示画面の表示位置情報を保持する第
   三の保持手段を有することを特徴とする請求項１に記載
   の表示制御装置。
3. 【請求項３】 前記表示器における表示開始位置を、前
   記記憶手段の位置情報に対応付けて保持する表示開始位
   置保持手段と、前記表示開始位置保持手段に保持された
   表示開始位置情報を、前記第二の保持手段に保持された
   位置情報より減算する減算手段を有し、前記除算手段は
   前記減算手段により減算された位置情報を、前記表示器
   の横方向の表示画素数で割ることを特徴とする、請求項
   １に記載の表示制御装置。
4. 【請求項４】 前記記憶手段が、画像情報の書き込みを
   行えない状態であることを検出する状態検出手段と、前
   記状態検出手段により、前記記憶手段が画像情報の書き
   込みを行えない状態であることを検出した場合に、前記
   表示位置決定手段による表示位置情報に応じて、前記表
   示画面の表示位置情報を第三の保持手段に保持すること
   を中止することを特徴とする、請求項２に記載の表示制
   御装置。
5. 【請求項５】 前記表示器は、強誘電液晶表示器である
   ことを特徴とする請求項１乃至４のいずれか１項に記載
   の表示制御装置。
6. 【請求項６】 画面上の表示を部分的に更新可能な表示
   器を制御する表示制御装置であって、 命令とアドレスとを含む情報を入力することでアクセス
   されるメモリと、 前記メモリに入力された情報から、前記メモリへの命令
   がデータの書き込み要求であることを検出する検出手段
   と、 前記検出手段によりデータの書き込み要求が検出された
   場合、その命令とともに前記メモリに入力されたアドレ
   スから前記ディスプレイの画面上における表示位置を算
   出する算出手段と、 書き込み要求により前記メモリに書き込まれたデータ
   を、前記算出手段により算出された表示位置に表示する
   手段とを有することを特徴とする表示制御装置。